数字电路课件第5章时序逻辑电路的分析与设计.pptVIP

1J 1K 1 Q1 C1 Q1 1J 1K 2 Q2 C1 Q2 1J 1K 3 Q3 C1 Q3 1 1 CP Z M ● 图5-3-14 例5-7逻辑图 　　画逻辑电路图。 说明记数器的模值,列出状态转移表 Q3Q2Q1Q0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 有效状态 模7计数器 Q0Q3Q2Q1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 有效状态 模7计数器 说明记数器的模值,列出状态转移表 1 0 1 0 1 1 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 0 0 0 0 0 1 1 0 0 0 1 1 0 0 0 0 1 1 1 1 1 0 Q0 Q1 Q2 Q3 Q 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 0 Q0 Q1 Q2 Q3 Q 当M=0时 模10 当M=1时 模11 说明记数器的模值,列出状态转移表 模7*2=14 说明记数器的模值,列出状态转移表 片I:0000~1100计满10次(由9变0),片II计1次; 片I计满40次时,片II计4次,此次时片II的Q3为1; 当片I再计满6次时,片I的Q0和Q1都为1; 这时Q3,Q0,Q1的”与非”输出低电平,开始新 一轮的计数,所以该电路实现模46计数功能. 片I:1001~1111为模7计数器; 片II:0111~1111为模9计数器; 所以该电路为模7*9=63计数器,该电路的分 频比为63. 5.3 时序逻辑电路设计 5.3.1　同步时序逻辑电路设计的一般步骤 5.3.2　采用小规模集成器件设计同步计数器 5.3.3　采用小规模集成器件设计异步计数器 5.3.4　采用中规模集成器件实现任意模值 　　　计数（分频）器 设计要求 建立原始状态图或状态表 状态简化 状态分配 存储器选择 存储器控制及电路输出 最佳？ 电路结构图 图5-3-1 时序电路设计过程 否 是 5.3.1　同步时序逻辑电路设计的一般步骤 例5-5　设计用来检测二进制输入序列的检测电路，当输入序列中连续输入4位数码均为1时，电路输出1。 　　解 　　第一步：建立原始状态图和状态表 分析：根据题意，该检测电路必须“记忆”３位连续输入序列，一共有８种情况，即000(A)、100(B)、010(C)、110(D)、001(E)、101(F)、 011(G)、111(H)；每次输入的二进制数码X只有两种情况，0或1；输出信号也只有两种可能，即0或1。 假设电路已记忆前3位输入为010 (C) ，若X＝0，则电路的次态为001(E) ；若X＝1，则电路的次态为101(F)，输出都为0，其余类推。 0/0 0/0 1/0 1/0 1/0 0/0 0/0 0/0 1/0 0/0 0/0 1/0 1/0 0/0 1/0 0/0 1/1 X/Z 图5-3-2 例5-5原始状态图 1 0 H G H 0 0 F E G 0 0 D C F 0 0 B A E 0 0 H G D 0 0 F E C 0 0 D C B 0 0 B A A X=1 X=0 X=1 X=0 Z(t) N(t) S(t) 表5-3-1 例5-5原始状态表 B A C D H F E G 0 1 A B C 0 0 × C B 0 × B A A X=1 X=0 X=1 X=0 Z(t) N(t) S(t) 表5-3-2 非完全描述状态表 在所有的输入条件下，都有确定的状态转移和输出，这种状态转移表称为完全描述状态转移表，否则称为非完全描述状态转移表。 　　第二步： 状态简化（合并） 　　在完全描述状态转移表中，两个状态如果“等价”，则这两个 状态可以合并为一个状态。两个状态等价的条件是： 　　(1) 在所有输入条件下，两个状态对应输出完全相同； 　　(2) 在所有输入条件下，两个状态转移效果完全相同。 1 0 H G H 0 0 F E G 0 0 D C F 0 0 B A E 0 0 H G D 0 0 F E C 0 0 D C B 0 0 B A A X=1 X=0 X=1 X=0 Z(t) N(t) S(t) 表5-3-1 例5-5原始状态表 　　对转移效果的理解：　　(1) 在所有输入条件下，两个状态的次