EDA技术实用教程第4版VHDL课件第5章VHDL设计进阶.ppt

EDA技术实用教程 第5章 VHDL设计进阶 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.3 顺序语句归纳 5.3 顺序语句归纳 5.3 顺序语句归纳 5.3 顺序语句归纳 5.3 顺序语句归纳 5.4 并行赋值语句讨论 5.5 IF语句概述 5.5 IF语句概述 5.5 IF语句概述 5.5 IF语句概述 5.6 半整数与奇数分频电路设计 5.6 半整数与奇数分频电路设计 5.6 半整数与奇数分频电路设计 5.6 半整数与奇数分频电路设计 5.7 仿 真 延 时 5.7 仿 真 延 时 5.8 VHDL的RTL表述 5.8 VHDL的RTL表述 5.8 VHDL的RTL表述 习 题 习 题 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 接下页 接上页 接下页 接上页 接下页 接上页 接下页 接上页 (3) 实验内容1：演示示例： /KX_7C5EE+/EXPERIMENTs/EXP11_VGA_COLOR_SQUR/，和/EXP11_VGA_COLOR_LINE/。 (4) 实验内容2： (5) 实验内容3： (6) 实验内容4： 5-4 基于时序电路的移位相加型8位硬件乘法器设计 （1）实验原理： （2）实验任务1： （3）实验任务2： （4）实验任务4： 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 5-4 基于时序电路的移位相加型8位硬件乘法器设计 （1）实验原理： （2）实验任务1： （3）实验任务2： （4）实验任务4： 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 5-4 基于时序电路的移位相加型8位硬件乘法器设计 （1）实验原理： （2）实验任务1： （3）实验任务2： （4）实验任务4： 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 5.2.5 双向端口的设计方法 5.2.6 三态总线电路设计 5.2.6 三态总线电路设计 5.2.6 三态总线电路设计 5.2.7 双边沿触发时序电路设计讨论 5.3.1 进程语句格式 5.3.2 进程结构组成 进程说明部分 定义一些局部量，可包括数据类型、常数、变量、属性、子程序等 顺序描述语句 信号赋值语句 变量赋值语句 进程启动语句 子程序调用语句 顺序描述语句 进程跳出语句 敏感信号参数表 多数VHDL综合器要求敏感信号表必须列出本进程中所有输入信号名 5.3.3 进程要点 1. PROCESS为一无限循环语句 2. 进程中的顺序语句具有明显的顺序和并行双重性 5.3.3 进程要点 3. 进程语句本身是并行语句 5.3.3 进程要点 4. 信号可以是多个进程间的通信线 5. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑 接下页 接上页 5.7.1 固有延时 5.7.2 传输延时 5.7.3 仿真 ? 5.8.1 行为描述 5