2016EDAVerilog01概述.ppt

* * * * * * * * * * * 但能不能综合（一般是不能综合的），要根据实际情况确定 * * * * * * * * * * * * * * * * * * * CPLD，例如XC95000 万门左右 FPGA：例如 Spatan-3 5万~500百万 Virtex-4 120百万~2千万 * * * * * * * * * * * * * * * * * * * * * * * * 电 路 图 设 计 文 件 HDL 设 计 文 件 电路功能仿真 HDL功能仿真 HDL综合 确定实现电路的具体库名 布 线 后 门 级 仿 真 与 实 现 逻 辑 的 物 理 器 件 有 关 的 工 艺 技 术 文 件 优 化 、布 局 布 线 电路制造工艺文件 或 FPGA码流文件 有问题 有问题 有问题 没问题 没问题 没问题 没问题 用EDA设计数字系统的流程 * Top-Down设计思想 系统级设计 模块A 模块B 模块C 模块A1 模块A3 模块A2 模块C1 模块C3 模块C2 模块B2 模块B1 * * 1.3 硬件描述语言 VHDL：全名VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language 诞生于1982年； 最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言； 1987年成为ANSI/IEEE的标准（IEEE STD 1076-1987）； 语法/结构比较严格，因而编写出的模块风格比较清晰； 比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。 * * 1.3 硬件描述语言 Verilog HDL： 由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创； 1985年Moorby推出第三个商用仿真器Verilog-XL，获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用； 1989年CADENCE公司收购了GDA公司，使得Verilog HDL成为了该公司的独家专利， 并于1990年发表了Verilog HDL； 2001年，IEEE发布Verilog HDL1364-2001； 语法结构比VHDL简单，学习起来比VHDL容易； 较多的第三方工具的支持。 * * 1.3 硬件描述语言 Verilog HDL： * * 1.3硬件描述语言 Verilog HDL与VHDL共同点： 能抽象表示电路的行为和结构 支持逻辑设计中层次与范围地描述 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性 支持电路描述由高层到低层的综合转换 硬件描述和实现工艺无关 便于文档管理 易于理解和设计重用 * * 1.3 硬件描述语言 Verilog HDL与VHDL不同点： Verilog资源比VHDL丰富； Verilog更容易掌握（智者见智 ?），VHDL需要有Ada编程基础； Verilog在系统级抽象方面要比VHDL略差一些，而在门级开关电路描述方面要强的多； VHDL的逻辑综合较Verilog HDL要出色一些； * * 1.3 硬件描述语言 Verilog HDL与VHDL不同点： * * 1.3 硬件描述语言 关于描述方法的说明： 系统级：设计模块的外部性能模型 行为级：技术指标和算法的Verilog描述模型 RTL级：逻辑功能的Verilog描述 门级 ：逻辑结构的Verilog描述 开关级：具体的晶体管物理器件的描述 * * 1.3 硬件描述语言 关于描述方法的说明： 系统级：有关系统调用和结构的模块， 容易理解； 算法级：有关行为和技术指标模块， 容易理解； RTL级：有关逻辑执行步骤的模块， 较难理解； 门级 ：有关逻辑部件互相连接的模块，很难理解； 开关级：有关物理形状和布局参数的模块，非常难理解 * * 1.4 Verilog HDL Verilog HDL的功能 可描述顺序执行或并发执行的程序结构； 用延迟表达式或事件表达式来明确控制过程的启动时间； 通过命名的事件来触发其它过程里的激活行为或停止行为； 提供了条件（如 if-else , case）和循环结构； 提供了可带参数且非零延迟时间的任务程序结构； 提供了可定义新的操作符的函数结构； 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 * * 1.4 Verilog HDL Verilog的应用方