数字系统设计03.ppt

半加器电路 解码器电路 波形图 注意连续赋值语句是如何对电路的数据流行为建模的；这种建模方式是隐式而非显式的建模方式。此外,连续赋值语句是并发执行的，也就是说各语句的执行顺序与其在描述中出现的顺序无关。 行为描述方式 initial语句：此语句只执行一次。 always语句：此语句总是循环执行, 或者说此语句重复执行。 只有寄存器类型数据能够在这两种语句中被赋值。 寄存器类型数据在被赋新值前保持原有值不变。 所有的初始化语句和always语句在0时刻并发执行。 时延 Verilog HDL模型中的所有时延都根据时间单位定义。 带时延的连续赋值语句实例 assign #2 Sum = A ^ B; # 2指2个时间单位。 使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义，如下所示: ` timescale 1ns /100ps 此语句说明时延时间单位为1ns并且时间精度为100ps (时间精度是指所有的时延必须被限定在0.1ns内)。如果此编译器指令所在的模块包含上面的连续赋值语句, #2 代表2ns。 时延 使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义，如下所示: ` timescale 1ns /100ps 此语句说明时延时间单位为1ns并且时间精度为100ps (时间精度是指所有的时延必须被限定在0.1ns内)。如果此编译器指令所在的模块包含上面的连续赋值语句, #2 代表2ns。 如果没有这样的编译器指令, Verilog HDL 模拟器会指定一个缺省时间单位。IEEE Verilog HDL 标准中没有规定缺省时间单位。 时延的两种类型 句间时延: 这是时延语句执行的时延。 语句内时延: 这是右边表达式数值计算与左边表达式赋值间的时延。 语句间时延 Sum = (A ^ B) ^ Cin; #4 T1 = A Cin; 在第二条语句中的时延规定赋值延迟4个时间单位执行。就是说，在第一条语句执行后等待4个时间单位，然后执行第二条语句。 语句内时延 Sum = #3 (A^ B) ^ Cin; 这个赋值中的时延意味着首先计算右边表达式的值, 等待3个时间单位，然后赋值给Sum。 1位全加器电路 always语句对1位全加器建模 module FA_Seq (A, B, Cin, Sum, Cout ) ; //模块FA _ S e q 有三个输入和两个输出 input A, B, Cin ; output Sum, Cout; reg Sum, Cout; reg T1, T2, T3; //由于S u m、C o u t、T 1、T 2和T 3在always 语句中被赋值,它们被说明为reg 类型(reg 是寄存器数据类型的一种)。 always @(A or B or Cin ) begin //always 语句中有一个与事件控制(紧跟在字符@ 后面的表达式)。相关联的顺序过程( begin - end对)。这意味着只要A、B或Cin 上发生事件，即A、B或Cin之一的值发生变化，顺序过程就执行。 Sum = (A ^ B) ^ Cin ; T1 = A Cin; T2 = B Cin; T3 = A B; Cout = (T1|T2)|T3; //在顺序过程中的语句顺序执行，并且在顺序过程执行结束后被挂起。顺序过程执行完成后，always 语句再次等待A、B或C i n上发生的事件。 end endmodule 在顺序过程中出现的语句是过程赋值模块化的实例。模块化过程赋值在下一条语句执行前完成执行。过程赋值可以有一个可选的时延。 如果在过程赋值中未定义时延，缺省值为0时延，也就是说，赋值立即发生。 initial语句的示例： `timescale 1ns/1ns module Test (Pop, Pid ) ; output Pop, Pid; reg Pop, Pid; initial begin Pop = 0; Pid = 0; 。 Pop = #5 1; Pid = #3 1; Pop = #6 0; Pid = #2 0; end endmodule Test 模块的输出波形 结构化描述形式 在Verilog HDL中可使用如下方式描述结构: 1) 内置门原语(在门级)； 2) 开关级原语(在晶体管级)； 3) 用户定义的原语(在门级)； 4) 模块实例(创建层次结构)。 通过使用线网来相互连接。 全加器电路 结构化描述的全加器 module FA_Str(A, B, Cin, Sum, Cout ) ; input A, B, Cin ; output Sum, Cout; wire S1, T1