电磁兼容和PCB设计 第 8 章静电放电抑制的基本概念.pptVIP

6. ESD常见问题与改进 （2）信号地与机箱单点接地，接地点选择在电缆入口处。 （3）.防止静电电流通过共模滤波电容进入电路。在靠近电路一侧安装铁氧体磁珠。 （4）设备之间的互联电缆上使用屏蔽电缆，或使用共模 扼流圈。 （5）在电缆入口处安装瞬态抑制二极管或滤波电容 * 第 8 章 静电放电抑制的基本概念 电磁兼容与PCB设计 静电放电现象 ESD 保护技术 本章内容 8.1 静电放电现象 1. 静电放电- ESD (Electrostatic Discharge) 静电是自然环境中最普遍的电磁危害源。 静电电荷产生的种类有静电传导、分离、感应和摩擦。 任何两个不同材质的物体接触后再分离，均可产生静电 物体之间的感应也会产生静电。 摩擦是一个不断接触与分离的过程，所以大多数的非导体材料相互摩擦就会产生静电。其实，摩擦产生静电的实质也是一种接触后再分离而产生的静电。 具有干扰危害的静电一旦找到合适的放电路径，就会产生放电现象。静电的危害主要就是通过静电的放电现象引起的。 13.8 14.7 7.5 12.3 15.3 14.1 聚脂/棉 （65%/35%） 1.2 4.8 17.1 19.2 8.4 4.2 聚脂/人造丝 （65%/35%） 0.3 4.8 12.3 12.3 4.5 0.6 维尼纶/棉 （55%/45%） 1.8 1.5 14.7 11.7 0.9 1.2 棉（100%） 维尼纶/棉 尼 龙 聚 脂 丙 烯 毛 棉 纱 材 料 不同材料的衣服摩擦产生的静电电压(kV) ESD 是一个上升时间可以小于1ns 甚至几百个ps的非常快的过程。它可以产生几十kv/m甚至更大电磁脉冲。频谱从DC到几GHz。ESD对电子器件和高速电子设备不但有破坏作用，也有非常强的EMI。 人体的静电放电模型可用电阻R和电容C串联来模拟 设人体电阻为500 Ω，电容300 pF， 带静电压为10 kV， 放电电流峰值: Ip = V/R = 20 A， 放电时间很短， 近似为td = RC = 150 ns。 静电能量为 芯片的输入电阻Ri为6 kΩ，正常工作的数字信号幅度为3.3 V，宽度为2 ns， 数字信号包含的能量为: 静电放电产生的电磁场 静电放电在一个对地短接的物体暴露在静电场中时发生。两个物体之间的电位差将引起放电电流，传送足够的电量以抵消电位差。这个高速电量的传送过程即ESD。在这个过程中，将产生潜在的破坏电压、电流及电磁场。 ESD 能量传播有两种方式： 放电电流通过导体传播 激励一定频谱宽度的脉冲能量在空间传播 所有元器件、组件和设备在焊接、组装、调试和实际使用时都可能受到静电或ESD的破坏或损伤。所以元器件、组件和设备要有一定的抗静电能力才能保证其静电安全。 如果一个元件的两个针脚或更多针脚之间的电压超过元件介质的击穿强度，就会对元件造成损坏。这是MOS器件出现故障最主要的原因。 静电放电脉冲的能量可以产生局部地方发热 2. 静电放电的危害 被直接通过敏感电路的ESD电流损坏或摧毁。这种损坏由于ESD电流直接进入元件管脚，通常导致永久损坏。 被流过接地回路的ESD电流损坏或摧毁。通常大部分的电路设计者，都认为接地回路是低阻抗的，由于接地回路的抖动，实际上它不是低阻抗的，结果就是经常摧毁电路。而且地的抖动，也会造成 CMOS 电路的 LATCH-UP. 被电磁场耦合损坏。这种影响通常不会造成电路摧毁，因 为通常只是一小部分ESD 能量被耦合到敏感电路。 被预先放电的电场损坏。这种损坏模式不象其他几种模式那么普遍，它通常在非常敏感和高阻抗的模拟电路中看到。 3. 四种和PCB有关的ESD 损坏模式： 8.2 ESD 保护技术 防止静电荷的产生和积累，彻底消除静电放电发生； 使物体表面绝缘，防止静电放电发生； 控制静电放电的路径，阻隔ESD 效应的发生，避免对电路的影响。 1. ESD防护的关键： （1）火花缝： 它是由两个尖角距离为6到10mils 的面对面三角形构成。其中一个三角形接到 0V地平面上，另一个接到每一个信号线上。这种火花缝通常ESD 事件反应较慢，而且提供的保护也是最小的。如下图所示： I/O connector Controller 0V地平面 信号线 2.静电放电保护的几种常用方法： （2）放置高电压电容 用耐压至少为1.5kV 的圆盘状的陶瓷电容，放在I/O 连接器的最靠近位置。如果电容耐压太低，就会在ESD 事件初次发生时被毁坏。 （3）专用ESD 抑制元件 采用专为瞬时电压抑制而设计的半导体元件。 （4）LC 滤波器