电磁兼容和PCB设计 第4章 信号完整性分析.pptVIP

信号完整性概述 传输线理论 相对介电常数与传播速度 反射和衰减振荡 串扰 PCB终端匹配的方法 信号完整性常用设计工具介绍 信号完整性（Signal Integrity，简称SI）是指信号线上的信号质量 。 主要的信号完整性问题： （4）电源分配中的布局规则的数模电源设计 （5）PCB地层分割 （6）敏感元件供电 （7）电源滤波 5、地电位跳跃的产生和抑制 4.8 信号完整性常用设计工具介绍 APSIM软件介绍 SPECCTRAQuest ICX SIwave Hot-Stage 4 SIA3000信号完整性测试仪 1、常用设计工具 2、PCB信号完整性设计流程 (1) 容性串扰 就是信号间的容性耦合。当信号线在一定长度上靠的比较近就会发生。 噪声源和噪声接受线如左图，由于线间寄生电容，噪声就会通过电流注入的形式耦合到噪声接受线。并向两边流动，直到消耗到源和负载上。 如果负载不匹配，将会产生发射. 在一个不希望有的寄生变压器初次级之间的耦合。如下图所示。 (2) 感性串扰 (3) PCB 中避免串扰的设计和布线技术 Lower Z, Lower crosstalk, Lower emissions, (辐射越小) Single Trace Microstrip (微带线) Stripline (带状线) Coplanar Transmission line 信号线距离地线越近，信号线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。最好的解决串扰的办法就是移开发生串扰的信号或屏蔽被严重干扰的信号。 根据功能分类逻辑器件系列，保持总线结构被严格控制 最小化元件间的物理距离 最小化并行布线走线长度 元件要远离I/O和互连接口及其它易受数据干扰及耦合影响的区域 对阻抗受控走线或频波能量丰富的走线提供正确的终端 避免互相平行的走线布线，提供走线间足够的间隔（最小化电感耦合） 相邻层上的布线要互相垂直（防止层间电容耦合） 降低信号到地的参考距离间隔 隔离布线层（背板层叠设计） 将高噪声发射体（时钟、I/O、高速互连）分割或隔离在不同的布线层上 将长时钟走线和高速并行走线更接近参考层 对于微带线和带状线，走线高度限制在高于地平面10mil以内 在布线空间允许的条件下，在串扰严重的两条线之间 插入一条地线 H D H H1 H2 D (4) 串扰的近似计算 K近似取1 最小化 H, 最大化 D 2. 3-W 原则 走线间距离间隔（走线中心间的距离）必须是单一走线宽度的三倍 两个走线间的距离间隔必须大于单一走线宽度的两倍 邻近导线 时钟走线 邻近导线 6mil =2w =2w =30 mil W W W W W W W W W W W W 3-W 原则代表逻辑电流中近似70%的通量边界 10-W原则代表逻辑电流中近似98%的通量边界 Note: 终端中的3-W 原则 , 如下图： 3W 1W 3W 差分对走线，走线对间距应为1-W , 如下图： W =2W W W =2W 地线 4.6 PCB终端匹配的方法 串联终端 并联终端 戴维宁网络 RC网络 二极管网络 终端匹配的方法： 1. 串联终端 走线终端有单一负载元件时的最佳选择。 Zo: 传输线的特性阻抗；Ro：源驱动器的输出电阻 如： Ro=22 欧， Zo=55 欧，则： Rs=55 - 22= 33 欧 通常串联电阻 Rs =Zo - Ro Rs Zo B A 2. 并联终端 走线终端有 分布负载 有快速时钟/脉冲的总线 点对点的网络 Rs Zo B A 接电源或地 并联终端电阻接电源或接地，取决于逻辑电路系列。 最简单的就是是给负载提供下拉电阻。 并联终端电阻接到参考点，通常为地 通常并联电阻 Rs =Zo 最佳选择； 3. 戴维宁网络终端 R2 Zo B A 地 R1 Vcc R1: 上拉电阻 R2: 下拉电阻 戴维宁网络终端提供一各电阻 R1接到电源端,另一个电阻 R2 接到地。 R1=R2=2Zo R1=R2, 对一定逻辑系列不合适 R1R2, 对TTL 和CMOS 器件不工作 R1R2, 适合大多数设计 R1/R2 = 220/330 , 并联终端为132欧 R1/R2 = 110/110 , 并联终端为 55欧 4. RC网络终端 R Zo B A 地 C RC (AC)网络终端适合TTL 和 CMOS 电阻 R =Zo C 为20-600 pF 5. 二极管网络终端 二极管网络终端用于差分和成对网络 Zo B A 地 电源 6. 时钟走线的终端 振荡器 缓冲器 专用集成电路 I/O控制器 高速缓存 振荡器 缓