数字逻辑课程设计---数字钟的设计.doc

计算机科学学院 数字逻辑课程设计报告 数字钟的设计 班级： 学号： 姓名： 同组者： 日期： 2010.7.2 1 题目与要求 1.1 问题的提出 设计一个数字时钟，具有以下功能： 1、秒、分为00～59六十进制计数器。 2、时为00～23二十四进制计数器。 3、整点报时。 4、数码管显示。 5、校时功能。 1.2 设计原理 数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分为模60计数器，小时是模24计数器，分别产生3位BCD码。BCD码经译码，驱动后接数码管显示电路。 秒模60计数器的进位作为分模60计数器的时钟，分模60计数器的进位作为模24计数器的时钟。 为了实现手动调整时间，在外部增加了switch,add，clk和set按键,在switch值为1时,正常计数；switch值为0时校对时间,此时set为10时校对分，set为11时校对时，校对动作是通过clk来实现的,clk按下一次对应的数值加1;同时还在外部增加了一个清零按键clear,当clear为1时执行清零操作。数字钟显示为59分52，54，56，58秒时，报时闹钟会响起。 2 设计过程 2.1 逻辑描述 源代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity clock is port(clk,switch,clear,add:in std_logic; set :in std_logic_vector(1 downto 0); second0,second1,minute0,minute1,hour0,hour1:out std_logic_vector(3 downto 0); naozhong:out std_logic_vector(0 downto 0)); end; architecture arch of clock is signal clk0,clr,m0,m1,m2,m3,m4:std_logic; signal cout0:std_logic_vector(3 downto 0); signal cout1:std_logic_vector(3 downto 0); signal cout2:std_logic_vector(3 downto 0); signal cout3:std_logic_vector(3 downto 0); signal cout4:std_logic_vector(3 downto 0); signal cout5:std_logic_vector(3 downto 0); signal cout6:std_logic_vector(0 downto 0); begin start:process(switch) begin if(switch=0)then clk0=clk; else if(add=1)then clk0=1; else clk0=0; end if; end if; end process start; p1:process(clr,clk0) begin if(set=00 or set=01)then if(clr=1)then cout0=0000;m0=0; elsif( rising_edge (clk0)) then if(cout0=1001) then cout0=0000;m0=1; else cout0=cout0+1;m0=0; end if; end if; end if; end process p1; p2:process(clr,m0) begin if(set=00 or set=01)then if(clr=1) then cout1=0000;m1=0; elsif( rising_edge (m0)) then if(cout1=0101) then cout1=0000;m1=1; else cout1=cout1+1;m1=0; end if; end if; elsif(set=10)then if(clk0=1)then m1=1; else