033909_VHDL数字电路设计教程第6讲顺序代码.pptVIP

第6章 顺序代码;6.1、进程（process） 进程（process）内部的语句是一种顺序描述语句，其内部经常包括if,wait,case或loop语句。 特点： 1、进程与进程，或其它并发语句之间的并发性； 2、进程内部的顺序性； 3、要么使用敏感信号列表（sensitivity list），要么使用wait语句，二者不可同时使用。 4、进程必须包含在主代码段中，当敏感信号列表中的某个信号发生变化，或者wait语句的条件满足时，process内部的代码就顺序执行一次；;[标记：] process [( 敏感信号表)] [variable name: type[range][:=初始值]] begin { 顺序描述语句} end process [标记]；;敏感信号表：进程内要读取的所有敏感信号（包括端口）的列表。每一个敏感信号的变化，都将启动进程。 格式：;在使用顺序代码实现一个同步时序电路时，必须对某些信号边沿的跳变进行监视（典型的是时钟信号clock的上升沿或下降沿） 通常使用EVENT来监视一个信号是否发生了边沿跳变 通常在process中使用敏感信号clk来实现同步时序电路。;例1：带有异步复位端的D触发器;实现代码 LIBRARY ieee; USE ieee.std_logic_1164.all; entity dff is port(d,clk,rst: IN std_logic; q: OUT std_logic); end dff; architecture behavior of dff is begin process(clk,rst) begin if (rst=‘1’) then q=0; else (clk’event AND clk=‘1’) then q=d; end if; end process; end behavior;;敏感信号表的特点： 1、同步进程的敏感信号表中只有时钟信号。 如： process(clk) begin if(clk’event and clk = ‘1’) then if reset = ‘1’ then data = “00”; else data = in_data; end if; end if; end process;;2、异步进程敏感信号表中除时钟信号外，还有其 它信号。 例： process(clk，reset) begin if reset = ‘1’ then data = “00”; elsif(clk’event and clk = ‘1’) then data = in_data; end if; end process; ;3、如果有 wait 语句，则不允许有敏感信号表。;6.2 信号和变量的基本知识;;1）if 语句的门闩控制 例：if (ena = ‘1’) then q = d； end if；---没有else描述！ 综合后生成锁存器（latch）;注意：用if或者case语句做逻辑电路的时候，必须为信号设置默认值，避免生成latch电路。有两种方法： 在if, case语句之前对目标信号进行赋值，采用这种方法，就不必专门写else或者when others语句对信号进行默认赋值。 在else或者when others语句中对信号进行默认条件下的赋值。 如果违反了上述规则，那么会在综合电路的时候形成一个transparent latch，也就是电平触发的锁存器，这对电路的时序分析等会造成很大的麻烦。 ;条件改为时钟沿，则生成 D触发器：;注意：在时序电路中，如果没有在else语句 或者when others语句中对信号赋值， 那么综合工具会认为寄存器保持当前输入。 ;2）if 语句的二选择控制