数字电子第5章.pptVIP

5.1.1 对触发器的要求 5.2 基本RS触发器 复习 作业： ５－２，５－４，５－６ 钟控JK触发器 ? G4 ? ? J ? ? ? ? CP Q ? ? K G1 G2 G3 Q JK触发器逻辑功能分析如下： （1）当CP=0时，输入信号J、K被封锁，故触发器状态不会改变； K J CP Q Q ? G4 ? ? J ? ? ? ? CP Q ? ? K G1 G2 G3 Q (2) 当CP=1时，控制门G3 、G4开启，此时触发器的状态由输入信号J、K决定： 若J=0、K=0， 触发器保持原状态不变； 0 0 1 1 若J=0、K=1， 0 1 1 1 0 使触发器置为0； 若J=1、K=0， 使触发器置为1； 若J=1、K=1， 0 1 0 1 0 1 0 1 1 1 1 0 假设原状态为0，触发器翻转为1； 假设原状态为1，触发器翻转为0。 1 0 1 cp 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 0 J K Q n Qn+1 0 0 0 0 1 1 1 1 JK触发器状态表 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 J K Qn+1 简化真值表 0 0 1 1 0 1 0 1 Q n Q n 0 1 J K Q n Qn+1 0 0 0 0 1 1 1 1 JK触发器状态表 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 cp 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 0 0 00 1 00 01 01, 10, 10 11 11 k K Q n J Qn 0 1 0 0 1 1 0 1 若在CP=1的期间内输入信号发生多次变化，则FF的状态也会发生多次翻转，存在抗干扰能力低的缺点。 S R Q Q 主触发器 J K 5.3.2 钟控JK触发器：解决抗干扰能力低的问题 从触发器 CP S R Q Q CP R S 异步置0端 异步置1端 CP=0,主从FF状态一致。 CP由0变1时, 从FF状态不变，主FF状态由JK决定，即输入信号暂存在主FF。 CP由1变0时, 从FF接收暂存在主FF中信号，使从FF反转或保持原态。 因此，若遵守CP=1期间，JK不变，则，上升沿主FF接收JK输入信号，下降沿到来时，从FF按照主FF状态更新，使得主、从一致。 表 JK-FF的特性表 0 1 翻转 1 0 1 1 1 1 置1 1 0 1 0 0 1 置0 0 0 0 1 1 1 0 0 0 0 保持 说明 J K k K Q n J Qn 0 1 0 0 1 1 0 1 JK之间没有约束，CP下降沿触发 0 1 00 01, 10, 11 11 00 01 10 为了从根本上避免新状态不确定的问题，即避免同步RS触发器R、S同时为1的情况，出现，可以在R和S之间接一非门。 这种单输入的FF叫做同步D触发器（又称D锁存器），其逻 辑图和特性表如下所示： 图 同步D-FF的逻辑图 表 同步D-FF的特性表 1 1 送1 1 0 1 1 0 1 送0 0 0 0 1 1 1 保持 0 0 x 0 说明 D CP 补充: 钟控 D 触发器： 图 同步D-FF的惯用符号和国标符号 由特性表可得同步D-FF的特性方程为： 同步D-FF的逻辑功能是：CP到来时（CP=1），将输入数据D存入触发器，CP过后（CP=0），触发器保存该数据不变，直到下一个CP到来时，才将新的数据存入触发器而改变原存数据。 正常工作时要求CP=1期间D端数据保持不变。 补充: 钟控 D 触发器： * 第五章 触发器 §5.3 钟控触发器 §5.2 基本 RS 触发器 §5.1 概述 5.1 概述 数字电路 组合逻辑电路：由门电路组成，它的输出仅取决于该时刻的输入，而与过去的输入无关。即组合逻辑电路没有记忆功能。 时序逻辑电路：由触发器组成，它的输出不仅取决于该时刻的输入，而与电路原来状态有关。即时序逻辑电路具有记忆功能。 触发器： 能够存储一位二进制数字信号的基本单元叫做触发器。 （1）有两个稳定状态 0和1。 对触发器的基本要求： （2）能接收、保持和传递数字信号。 5.1.2 触发器的现态和次态 触发器接收输入信号之前的状态,叫现态,用Qn表示； 触发器接收输入信号之后的状态,叫次态,用Qn+1表示. 触发器输出的次态Qn+1、现态Qn和输入信号之间的逻辑关系,是贯穿本章的基本问题。 5.1.3 触发器的分类 按电路结