第9章 VHDL结构与要素new_1.ppt

EDA技术实用教程 第9章 VHDL结构与要素 9.1 实 体 9.1 实 体 9.1 实 体 例9-1偶数分频电路 (黄任 P82) library ieee; use ieee.std_logic_1164.all; entity fredevider is generic (N:integer :=4); --此处定义了一个 --默认值N=4，即电路为10分频电路 --但当此实体作为上层实体一个参数化元件时， --N可由上层实体指定，此默认值失效 port(clkin:in std_logic; clkout:out std_logic); end; architecture beh of fredevider is signal counter:integer range 0 to N; signal clk:std_logic; begin process(clkin) begin if rising_edge(clkin) then if counter=N then counter=0; clk=not clk; else counter=counter+1; end if; end if; end process; clkout= clk; end beh; 例9-2 二选一分频电路(黄任 P88，有改动) library ieee; use ieee.std_logic_1164.all; entity hierarchy_eg is port(clk:in std_logic; sel:in std_logic; clkout:out std_logic); end; architecture beh of hierarchy_eg is signal clk1,clk2:std_logic; component fredevider is generic (N:integer); port(clkin:in std_logic; clkout:out std_logic); end component fredevider; begin u1:fredevider generic map (n=1)port map(clkin=clk,clkout=clk1); u2:fredevider generic map (n=4)port map(clkin=clk,clkout=clk2); clkout= clk1 when sel=0 else clk2; end beh; 9.2 结 构 体 9.2 结 构 体 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 9.3 子　程　序 * 9.1.1 实体语句结构 ENTITY实体名IS [GENERIC(参数名：数据类型)；] PORT(端口表) ； END ENTITY 实体名； 9.1.2 参数传递说明语句 例： entity mck is generic(width: integer:=16); port(add_bus :out std_logic_vector(width-1 downto 0)); 9.1.3 参数传递映射语句 1. 结构体的一般语言格式 2. 结构体说明语句 3. 功能描述语句结构 □ 进程语句 □ 信号赋值语句 □ 子程序调用语句 □ 元件例化语句 9.3.1 函数 9.3.1 函数 接下页 接上页 9.3.1 函数 9.3.1 函数 9.3.2 重载函数 接下页 9.3.2 重载函数 接上页 接下页 9.3.2 重载函数 接上页 9.3.2 重载函数 接下页 9.3.2 重载函数 接上页 *