[理学]数字逻辑第6章.pptVIP

数码寄存器与移位寄存器 74LS175的功能: RD是异步清零控制端。 二、移位寄存器 移位寄存器——不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。 设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下： 右移寄存器的时序图： 由于右移寄存器移位的方向为DI→Q0→Q1→Q2→Q3，所以又称上移寄存器。 （2）左移寄存器 2 ．双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器。 当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作； 三、集成移位寄存器74194 74194为四位双向移位寄存器。 74194的功能表 计数器 一、二进制计数器 1．二进制异步计数器 （1）二进制异步加法计数器（4位） 用“观察法”作出该电路的时序波形图和状态图。 由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。 （2）二进制异步减法计数器 用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。 二进制异步减法计数器的时序波形图和状态图。 在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计数器。 2．二进制同步计数器 （1）二进制同步加法计数器 （2）二进制同步减法计数器 分析4位二进制同步减法计数器的状态表，很容易看出，只要将各触发器的驱动方程改为： 当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数。 ① 异步清零。 （2）4位二进制同步可逆计数器74191 二、非二进制计数器 N进制计数器又称模N计数器。 集成十进制计数器举例 （1）8421BCD码同步加法计数器74160 （2）二—五—十进制异步加法计数器74290 74290的功能： 组成任意进制计数器 （1）异步清零法——适用于具有异步清零端的集成计数器。 （2）同步清零法 同步清零法适用于具有同步清零端的集成计数器。 例：用集成计数器74163和与非门组成的6进制计数器。 （3）异步预置数法 异步预置数法适用于具有异步预置端的集成计数器。 例：用集成计数器74191和与非门组成的余3码10进制计数器。 （4）同步预置数法 同步预置数法适用于具有同步预置端的集成计数器。 例：用集成计数器74160和与非门组成的7进制计数器。 例:用74160组成48进制计数器。 3．一般时序逻辑电路的设计举例 典型的时序逻辑电路具有外部输入变量X，所以设计过程要复杂一些。 S0——初始状态或没有收到1时的状态； 例:设计一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1（以及三个以上1）时，该电路输出Y=1，否则输出Y=0。 解： （1）根据设计要求，设定状态: S2——连续收到两个1后的状态； S1——收到一个1后的状态； S3——连续收到三个1（以及三个以上1）后的状态。 S0 S1 S2 S3 1/0 X/Y 1/0 1/1 1/1 0/0 0/0 0/0 0/0 0001 0011 0110 1010 0010 1000 0101 1001 0100 Q 1101 1111 0 1110 Q 3 1011 Q 1 0000 1100 Q 2 0111 模2n异步加法计数器的构成规律 （1）用T’触发器构成； （2）若触发器要求用上升沿触发，则应用前级Q作为下级的CP，若触发器要求用下降沿触发，则应用前级的Q作为下级的CP。 Q0 FF0 Q1 CP FF2 Q2 FF1 1T C1 1T C1 1T C1 1 1 1 工作原理：D触发器也都接成T’触发器。 由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。 它也同样具有分频作用。 C1 CP FF 3 1D ∧ Q 3 计数脉冲 Q R Q 3 1D Q Q 2 2 FF ∧ C1 R 2 Q 1D Q Q 1 1 FF ∧ C1 R 1 Q 1D Q Q 0 0 FF ∧ C1 R 0 Q 清零脉冲 CR 2 3 1 0 Q Q Q Q 0000 1111 1110 1101 1100 1011 1001 1010 1000 0111 0110 0101 0100 0011 0010 0001 二、模2n异步减法计数器的构成规律 （1）用T’触发器构