[信息与通信]VHDL补充1.ppt

* 1位二进制半加器的VHDL描述 *1位二进制半加器的VHDL描述 顺序语句 顺序语句 顺序语句 顺序语句 顺序语句 顺序语句 顺序语句 顺序语句 并行语句 并行语句 并行语句 并行语句 并行语句 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder --调用半加器声明语句 PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD