第6章 约束与时延分析.pptVIP

什么是时钟偏斜？什么是时钟抖动？它们之间的主要影响有哪些？怎样避免或者缩小时钟偏斜与抖动？ 当时序违例的时候，该采用什么样的方式来解决时序违例的问题？分别以建立时间违例和保持时间违例讲述？ 时钟偏斜与抖动 时钟偏斜是指同一时钟源产生的时钟信号由于经过不同的布局布线延时到达两个不同的寄存器的时钟端的时间之差。 建议采用全局时钟资源来驱动设计中的主要时钟信号，以减少时钟偏斜。 时钟抖动与时钟偏斜的概念不一样。时钟抖动有很多种情况，如周期抖动、频率抖动、相位抖动等。在时序约束中，我们主要考虑的是周期抖动。所谓的周期抖动是指实际的时钟周期与理想中的时钟之间的偏差。 图 6–14 时钟偏斜示意图 6.4 时序约束的本质 时序约束的本质就是要使建立时间和保持时间满足设计的要求 当设计同步电路的时候，要使电路正常工作则需要保证时钟周期要不小于数据的路径延时。 异步电路的基本设计，它有许多种情况，如同频异相、同相异频、既不同相也不同频等等。总体的原则还是需要确保建立时间和保持时间满足设计的要求。如果频率不同，相位差恒定的话，可以采用下面的公式来设计时钟约束，可是如果既不同频也不同相，则需要从电路设计的角度去考虑其稳定性。 图 6–15 时序约束示意图 图 6–16 异步时序逻辑示意图 6.5 静态时延分析 静态时延分析是CPLD/FPGA设计中的一个很重要的时序分析手段，在设计中主要有三个阶段需要涉及静态时延分析：一是逻辑综合阶段——需要检查综合的时序质量；一是在布局后——需要检查布局对信号时序的影响；三是在布线后——需要整体考虑信号的质量，包括逻辑时延和布线延时。 图 6–17 静态时延分析报告示意图 静态时延设计特别适合于经典的同步设计和流水线结构，它不仅速度很快，而且不需要Testbench，最重要的是能够完全测试每一条路径外。 静态时延分析工具在处理锁存器、异步电路和组合反馈逻辑的时候存在不足。 静态时延分析时，需要考虑以下方面： 在分析之前，需要先审查电路是否是同步电路，时钟有无毛刺，异步复位置位信号是否有毛刺等逻辑问题。 先检查布局布线的约束文件，确保约束全面。 需要特别注意双沿都被使用的时钟信号，延时要求只能是半个周期。如果时钟信号的占空比不是50%，那么延时要求只能是有效边沿之差。 对于有I/O管脚的路径，需要考虑输入和输出延时。 时钟信号尽量使用全局时钟管脚，否则要考虑时钟偏斜并加以约束。 6.6 统计静态时延分析 内连线延时比逻辑延时大得多,现在的光刻制程不能够产生足够的精确形状，产生的趋肤效应却很明显。 解决的方案之一是采用统计静态时延分析（SSTA），它的基本理念就是为每一条线路的每一段上的每一个信号延迟生成一个概率函数，然后再估算信号通过整个路径的总延时概率函数。 避免单次静态时延分析生成的报告失真，从统计学的角度观察整个芯片时延状况 要求的软件算法非常复杂 6.7 动态时延分析 动态时延分析（DTA）是另外一种时延分析的方法，目前已经不常用。 不仅需要使用事件驱动仿真器，而且必须使用Testbench。动态时序分析采用延时对来估算信号变化引起的事件。 在动态延时分析中，需要引入两个新的状态：“一定会变成高电平，但是时间未知”和“一定会变成低电平，但是时间未知”。 6.8 实例 4：建立时间和保持时间违例分析 图 6–18 建立时间和保持时间违例线路图 表 6–1 实例4时延参数表 时延参数表 元件 参数 最小值 最大值 单位 U4和U5 建立时间 tSU 2 纳秒(ns) 保持时间 tH 0 纳秒(ns) 时钟到数据有效输出 tCO 0.9 2.7 纳秒(ns) U1-U3 传播时延 tPD 0.6 1.8 纳秒(ns) 时钟 周期 tCK 10 纳秒(ns) 偏斜1 tCS 1 纳秒(ns) 到达测试点2 A,B,C tAR 0.8 2.7 纳秒(ns) 1，从CLKa到CLKb或者从CLKb到CLKa的最大时延 2，不考虑时钟偏斜的影响 如果信号C实际到达U4，并且能够被正确采样的时间将会是： 从信号C到U4时序约束已经违例 B: A: 在建立时间和保持时间方面，U4到U5的时序约束情况 建立时间： ，满足时序要求 保持时间： ，不满足时序要求 6.9 时序违例及解决方式 如果需要解决建立时间违例的情况，我们可以通过改变时钟频率的方式来解决，问题是在许多设计中时序约束的目的就在于保持特定的时钟频率来达到最大的性能要求，因此上述方式不可行。 要解决建立时间违例的问题，可以采取如下的方式： 在违例的组合逻辑增加一级触发器来减小组合逻辑的延时，也就是所谓