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CPLD实验报告记录表 姓名： 班级： 学号： 成绩：___教师填写 评语____ 一 实验名称 实验二:用文本输入法设计门电路 二 实验目的 （1）进一步熟悉MAX+plusⅡ软件，学习用文本输入法设计电路。 （2）进一步熟悉CPLD数字电路设计流程。 （3）学习初步的VHDL程序设计方法。 三 实验原理 可编程逻辑实验是建立在数字电路基础上的一个更高层次的设计性试验。它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。 源程序代码如下： （1） 与门 Library ieee; Use ieee.std_logic_1164.all; Entity and1 is Port(a,b:in std_logic; F:out std_logic); End; Architecture rel_1 of and1 is Begin F=a and b; End; 或门 Library ieee; Use ieee.std_logic_1164.all; Entity or1 is Port(a,b:in std_logic; F:out std_logic); End; Architecture rel_1 of or1 is Begin F=a or b; End; 与非门 Library ieee; Use ieee.std_logic_1164.all; Entity nand1 is Port(a,b:in std_logic; F:out std_logic); End; Architecture rel_1 of nand1 is Begin F=a nand b; End; 或非门 Library ieee; Use ieee.std_logic_1164.all; Entity nor1 is Port(a,b:in std_logic; F:out std_logic); End; Architecture rel_1 of nor1 is Begin F=a nor b; End; 同或门 Library ieee; Use ieee.std_logic_1164.all; Entity xnor1 is Port(a,b:in std_logic; F:out std_logic); End; Architecture rel_1 of xnor1 is Begin F=a xnor b; End; 异或门 Library ieee; Use ieee.std_logic_1164.all; Entity xor1 is Port(a,b:in std_logic; F:out std_logic); End; Architecture rel_1 of xor1 is Begin F=a xor b; End; （2） library ieee; use ieee.std_logic_1164.all; entity sy2 is port(a,b,c,d:in std_logic; A1,A2,A3,A4,A5:out std_logic); end; architecture sy_2 of sy2 is begin A1=a and b; A2=c nand d; A3=a nor b; A4=a xor b; A5=(a xor b) nand (c xor d); end; A1真值表如下： a b A1 0 0 0 0 1 0 1 0 0 1 1 1 A2真值表如下： c d A2 0 0 1 0 1 1 1 0 1 1 1 0 A3真值表如下： A b A4 0 0 1 0 1 0 1 0 0 1 1 1 A4真值表如下： a b A4 0 0 0 0 1 1 1 0 1 1 1 0 A5真值表如下： a b c d A5 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 1 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 四 实验结果 仿真波形如下图所示： （1）与门 与非 或门 或非 同或 异或 （2）仿真 对波形图进行分析可得，y1至y6与真值表相符。如图中a=0，b=1。