18V千兆以太网收发器低抖动时钟电路.PDF

( ) 第 44 卷 　第 1 期 复 旦 学 报 自然科学版 　 Vo1. 44 , 　No. 1 2005 年 2 月 Journal of Fudan University (Natural Science) 　 Feb. , 　2005 　 ( ) 　　文章编号 2005 　 　 　 1. 8 V 千兆以太网收发器低抖动时钟电路 陆　平 , 王　彦 , 李　联 , 郑增钰 , 任俊彦 ( 复旦大学 　专用集成电路与系统国家重点实验室 , 上海 200433) ( ) μ 摘 　要 : 采用新型的高速鉴频鉴相器 TSPC 、典型的抗抖动的电荷泵和对称负载差分延迟单元 ,设计了 0. 18 m ( 标准 CMOS 工艺、1. 8 V 工作电压的锁相环 ,经过系统稳定性验证和 spice 仿真 ,125 MHz 的最大时钟输出在 75 ℃ ) σ @TT 情况下 ,具有 ±3 = 70 ps 左右的 longterm 低抖动. 同时 ,在 3 种不同工艺下施加 0. 1 V 正弦电源噪声 peakpeak ( Δ 时 ,对电路的工作情况进行了仿真 ,均能很好满足电路设计的要求 对于 1000 BaseT , t = 8 ns/ 16 = 500 ps ,根据 ( ) ) 时钟恢复算法的仿真 ,较严格 peakpeak 抖动要求约为 2 %～3 % ×baud = 160～240 ps . 关键词 : 模拟集成电路 ; 鉴相器 ; 电荷泵; 压控振荡器 ; 瞬时抖动 ; 长期抖动 中图分类号: TN 492 　　　　文献标识码 : A 锁相环是模拟电路的一个重要模块 ,在很多的领域都有广泛的应用. 锁相环电路通过比较输入和输 出信号的相位 ,调整输出信号的频率 ,使整个环路的输入和输出信号的频率相等、相位恒定. 锁相环的这 种特性能够抑制电路中噪声给时钟带来的影响 ,消除由于路径延迟引起的相位迟滞.