基于PC机的模拟信号发生器的设计_庄建权论文.docVIP

文章编号：1008- 0570(2007)03- 2- 0284- 02 基于PC机的模拟信号发生器的设计 Design of An Analog Signal Generator on PC (上海交通大学)庄建权陈黎平 ZHUANG JIANQUAN CHEN LIPING 摘要:本文介绍了一种利用PC机设备来设计模拟信号发生器的方案。该方案通过利用PC机内的充分资源来产生各种所需 波形，然后通过USB2.0接口输出。在PC机外采用DAC8580对数字信号进行DA转换，并用CPLD对整个电路进行控制。 关键词：CPLD;DAC;并串行转换；数字滤波器 中图分类号:TP274+.2 文献标识码:A  1引言 在实际研发各种控制器、显示器等涉及到数据采集的电子 仪器的时候，对这些产品进行性能测试是必不可少的。购买专 用的信号发生器不但价格昂贵，而且可扩展性能较差;把研发的 产品放到实际工作环境，不但不便于调试，而且很多工业现场 也不允许。考虑到PC机的普及程度，可以利用现有的资源来设 计一个模拟信号发生器，同时运用CPLD进行电路控制，可以 方便的实现电路扩展。 2模拟信号发生器设计与实现 2.1设计思想 在PC机上产生波形信号通过USB2.0接口传入USB接收 模块。USB接收模块将接收到的波形信号传输给CPLD。由于 DAC8580是16位串行输入的DA转换器，CPLD需要对波形信 号的数据格式进行并行到串行的转换。DAC8 5 80对从CPLD传 输过来的串行数据进行DA转换，输出所需的模拟信号。 模拟信号发生器整体框图如图一所示。 n PC to and use 数据转换器的工作原理图如图二所示，其中TXD[7:01是并行数 据输入信号，TCLK是数据转换器的时钟信号，RESET是数据转 换器控制模块内部复位信号，MWDSL是电平敏感锁存器使能 信号，TRST是一位锁存器模块复位信号，TXDATA是串行数据 输出信号。当数据转换器开始工作的时候，电平敏感锁存器使 能信号（MWDSL)有效，并行数据被送入锁存器，之后，控制模 块产生并入串出移位寄存器装入信号（STLD)，以在时钟信号 (TCLK)的作用下，将并行数据装入并入串出移位寄存器，然 后，控制模块再产生并入串出移位寄存器移位信号（STLD)，并 在时钟信号（TCLK)的作用下，将并行数据移出。 电甲敏感 QfW)l 并入串出 位镄存 |txdata 镝存器 移位寄存器 _块 TCLK TCLK | 控制襍块 (移位控制、时序控制    波形倌号 閉丨整体框围 2.2基于CPLD的数据并串行转换 DAC8580是串行输入的DA转换器，而从USB模块中传出 的是并行数据，所以需要在CPLD中进行数据的并串行转换。 庄建权:硕士研究生 W2败据并串行转换器工作原理 本设计中釆用 Altera 的 CPLD (FLEX EPF10K20RC240)来 实现数据转换器的硬件电路功能，并用Quartus II软件进行源 文件设计。在电路顶层，我们采用原理图和结构图的形式进行 数据转换器的整体框架设计。Quartus II为实现不同的逻辑功 能提供了大量的基本单元符号和宏功能模块，这些符号与模块 的管脚定义与功能一般都是默认的，而在结构图输入方式中， 我们可以根据自行定义模块的管脚与功能。结构图定义的模块 上只是一些自行定义的方框和管脚符号，没有涉及其内部具体 逻辑，因而这种模块称之为顶层模块。顶层模块的内部具体逻 辑可以通过硬件描述语言来编写，也可以通过底层模块来充实 和支持顶层模块。底层模块是与顶层模块相对的概念，一个源 -284 - 360元/年邮局订阅、，2-946 Eiec^〇dc此仙也細House. All rights reserved, h《现场总线技术应用200例》您的论文得到两院院士关注 电子设计  文件可以包涵多级模块，但是最底层的模块必然是一种由各种 门和触发器等基本逻辑器件组成的基本原理图或者是用硬件 描述语言描述的电路逻辑，可以说它是顶层原理图的内核所在。 电平敏感锁存器、一位锁存器模块以及控制模块部分调 用系统库内的宏模块，因为这一部分硬件电路已很成熟，而且 并不是很复杂。并入串出移位寄存器采用结构图方式输入，其 内部具体逻辑通过VHDL硬件描述语言来实现，其VHDL源 文件如下： LIBRARY ieee; USE ieee.stdJogic_1164.all; ENTITY parrial IS PORT ( STLD : IN STD_LOGIC; CLK : IN STD_LOGIC; Q1 : IN STD_LOGIC; Q2 : IN STD_LOGIC; Q3 : IN STD_LOGIC; Q4