EDAVHDL数字钟报告.docx

《EDA技术》实验报告数字钟班级：电子与电气081学号：830702004姓名：陈海峰指导教师：张江伟老师地点：B07-306时间：校历9-10周目录一、摘要二、关键词三、数字钟设计要求四、基本理论知识了解五、实验目的六、实验器材七、实验内容——数字钟设计方案计数部分（1）VHDL语言设计的六十进制电路，模块及其波形（2）VHDL语言设计的二十四进制电路，模块及其波形动态显示部分（1）VHDL语言设计的四进制电路，模块及其波形（2）VHDL语言设计的2线-4线译码器（3）VHDL语言设计的数据选择器波形及其模块（4）VHDL语言七段译码器设计波形及模块数字钟总电路图八、实验总结参考资料摘要数字钟由计数器、译码器、显示器等部分构成，数字钟的时、分、秒实际上就是由一个24进制计数器（00-23），两个60进制计数器（00-59）级联构成。利用Quartus II 6.0软件编写VHDL语言，编写六十进制、二十四进制；译码、显示部分用一个四进制，二-四译码器，数据选择器及七段译码器构成。最后生成相对应的模块连接成数字钟电路图。关键词VHDL语言、数字钟、计数器、动态显示、译码显示数字钟设计要求（1）正常模式时，采用24小时制设计有时、分、秒。只显示时、分。（2）应用VHDL语言设计时要有计数、数据选择、译码、显示等要求。四、基本理论知识了解数字钟的功能实际上是对秒信号计数。EDA-V硬件开发系统可提供不同的时钟信号，分频后可产生秒时钟。数字钟在结构上可分为两个部分：计数器和显示器。计数器又可分为秒计数器、分计数器和小时计数器；秒计数器和分计数器由两个六十进制构成，小时计数器由二十四进制计数器实现。动态显示电路可用三态门构成的四选一数据选择器，和一个四进制加一个二四译码器，还有一个七段译码器7448组成。三态门在选择了一个数码管的同时，打开一个三态门，其他的关闭。进而实现数据选择。如图1所示的用三态门实现动态显示的框图。在QuartusII软件中实现四个数码管的动态显示原理指定按实验箱上的连接关系，指定引脚，下载到实验箱中，进行测试。位选五、实验目的（1）进一步学习EDA技术系统设计方法。（2）能独立的编写VHDL语言实现一个数字钟。六、实验器材装有Quartus II 6.0的PC机、单片机实验板。七、实验内容计数部分VHDL语言设计的六十进制电路，模块及其波形VHDL语言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity time60 isport( clk :in std_logic; Q1,Q0 :buffer std_logic_vector(3 downto 0); co :out std_logic; clear :in std_logic );end time60;architecture xx of time60 isbegin process(clk,clear) begin if clear=1 then ------ Q0=0000;Q1=0000;co=0; elsif (clkevent and clk=1)then ------如果时钟脉冲来临 if (Q1=0101 and Q0=1000)then co=1; end if; if (Q1=0101 and Q0=1001)then Q0=0000;Q1=0000;co=0; ------个位清零，位清零 0 进位端口 elsif Q0=1001 then ------个位是否等于9 Q1=Q1+1;Q0=0000; ------十位++，个位清0 co=0; else Q0=Q0+1;Q1=Q1; end if; end if; end process;end xx;波形图：模块：VHDL语言设计的二十四进制电路，模块及其波形VHDL语言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity time24 isport( clk :in