第二章+数字逻辑门演示幻灯片.ppt

逻辑器件的输入/输出逻辑电平 TTL反相器的动态特性 t ui o t uo o 50% 50% tPHL tPLH 导通传输 时间 截止传输 时间 波形边沿变坏 有延迟变化 uo 平均传输时间 （Propagation delay) tpd= tPHL + tPLH 2 典型值：3 ? 10 ns 3．逻辑信号传输延迟时间 4. 集成逻辑电路的扇入和扇出系数 图2-27 两种逻辑状态中的电流和电压 IOH Low Low 输出高电平 IIH 驱动门 ＋ ＋ VOH － VIH － 负载门 IOL High High 输出低电平 IIL 驱动门 ＋ ＋ VOL － VIL － 负载门 与非门的输出端接上负载后，负载有灌电流负载和拉电流负载。 灌电流负载增加会使与非门的输出低电平上升。 拉电流负载增加会使与非门的输出高电平下降； * 带负载能力 扇出系数：门电路驱动同类门的最大数目。 输出高电平时的扇出系数 输出低电平时的扇出系数 一个门的扇出系数只能是一个。若NOH和NOL不一样大时，应取NOH和NOL中小的一个。 IOH（max） 400μA 集成逻辑电路的扇入和扇出系数 【例2-1】 已知74ALS00的电流参数为IOL(max) = 8mA，IIL（max）= 0.1mA，IOH（max）= 0.4mA，I IH（max）=20?A。求一个74ALS00与非门输出能驱动多少个74ALS00与非门的输入。 解：首先考虑低电平状态。在低电平状态下得到能被驱动的输入个数： 8mA 0.1mA = = 80 IOL（max） IIL（max） 低电平扇出系数= = = 20 IIH（max） 20μA 高电平扇出系数= 集成电路门的性能参数 5. 集成逻辑门器件的功耗 功耗 PD = VCC ICC 表2-14 TTL门与CMOS门的连接条件 驱动门 负载门 V OH (min) ＞ V IH (min) V OL (max) ＜ V IL (max) I OH ＞ I IH I OL ＞ I IL 2.3.3 TTL与CMOS集成电路的传统接口技术 TTL CMOS TTL与CMOS集成电路的传统接口技术 +5V R 图2-28 TTL驱动门与CMOS负载门的连接 2.3.4 器件的封装 图2-29 74LS00引脚配置及DIP封装外形图 74LS04六非门 74LS32四或门 74LS86四异或门 与非门SN74LVC1G00 FPGA CPU 或门SN74AHC1G32 组合逻辑电路在某手持设备中的应用 通过组合逻辑电路实现一些特定功能 因设计问题导致的飞线 为什么要用“与非门”、“或门”？为什么选用上述型号？ 国外制造商 datasheet——芯片说明书都是英文的！ TI(DSP)、三星（ARM） Atmel（单片机、ARM） ADI（AD）、Philip（ARM） Linear（电源）、Maxim Xilinx（FPGA/CPLD） Avago（光通信模块） 。。。 与非门SN74LVC1G00的Datasheet 共计15页说明，全英文 概况 操作参数 电气特性 操作时序 型号命名 信号调理电路 AD转换器×4 风机振动在线监测装置中核心处理板 模拟电路 数字电路 微机原理 EDA技术 。。。 FPGA ARM9 SDRAM 复合逻辑运算 =A⊙B 逻辑符号如下图，其中第一行为IEEE84国际标准符号；第二行为惯用符号；第三行为IEEE91国际标准符号。 1、已知Y=ABC+CD，选出下列肯定可以使Y=0的情况。 （1）A=0，BC=1 （2）B=1，C=1 （3）C=1，D=0 （4）BC=1，D=1 （5）AB=1，CD=0 参考： 因为在或非逻辑中，只要输入 有一个为1，则输出必为0。在5种情况中，仅有（4）符合肯定可使Y=0的要求，因为在（4）中，BC=1，必有B=C=1；又因D=1，故CD=1，从而可推出Y=ABC+CD=0。 练习题 2、连续异或985个1的结果是什么？ 985是奇数，所以异或的结果为1。 提示： 多变量异或Y=A⊕B⊕C⊕D，可通过多个异或门来实现。 多变量异或的逻辑特性： 奇数个1相异或，结果为1； 偶数个1相异或，结果为0。 1 0 0V Vcc 在数字电路中，对电压值为多少并不重要，只要能判断高低电平即可。 S开---VO输出高电平，对应“1”。 S合---VO输出低电平，