[经济学]第3章 VHDL基础.ppt

EDA技术与VHDL 第3章 VHDL 基础 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.1 VHDL 基本语法 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.2 时序电路描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.3 全加器的VHDL描述 3.4 计数器设计 3.4 计数器设计 3.4 计数器设计 3.4 计数器设计 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.5 一般计数器的VHDL设计方法 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.6 数据对象 3.7 IF语句概述 3.7 IF语句概述 3.8 进程语句归纳 3.8 进程语句归纳 3.8 进程语句归纳 3.8 进程语句归纳 3.8 进程语句归纳 3.9 并行赋值语句概述 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.10 双向和三态电路信号赋值 3.11 仿真延时 3.11 仿真延时 3.11 仿真延时 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 3.6.4 进程中的信号赋值与变量赋值 图3-20 例3-30中带进位循环左移仿真波形（MD=001） IF 条件句 Then 顺序语句 END IF ; 1 IF 条件句 Then 顺序语句 ELSIF 条件句 Then 顺序语句 ... ELSE 顺序语句 END IF 4 IF 条件句 Then 顺序语句 ELSE 顺序语句 END IF ; 2 IF 条件句 Then IF 条件句 Then ... END IF END IF 3 【例3-31】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control_stmts IS PORT (a, b, c: IN BOOLEAN; output: OUT BOOLEAN); END control_stmts; ARCHITECTURE example OF control_stmts IS BEGIN PROCESS (a, b, c) VARIABLE n: BOOLEAN; BEGIN IF a THEN n := b; ELSE n := c; END IF; output = n; END PROCESS; END example; 【例3-32】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY coder IS PORT ( d