[工学]EDA讲座.ppt

主要内容 EDA概述 CPLD/FPGA简介 EDA工具（重点介绍Altera公司的MAX+plusⅡ） VHDL设计方法 设计实例 1.EDA概述 1.1 EDA技术的发展 电子设计自动化（Electronic Design Automation，EDA）技术是以计算机科学和微电子技术发展为先导，汇集了计算机图形学、拓扑学、微电子工艺与结构学和计算数学等多种计算机应用学科最新成果的先进技术，它是在先进的计算机工作平台上开发出的一整套电子系统设计的软件工具。近30年来，EDA技术大致经历了三个发展阶段。 CAD（Computer Aided Design）阶段 20世纪60年代中期至20世纪80年代 CAE（Computer Aided Engineering）阶段 20世纪80年代至20世纪90年代初期 EDA阶段 20世纪90年代后。以高级语言描述、系统仿真和综合技术为特征 2. CPLD/FPGA简介 图2.9 宏单元结构 3. MAX+plusⅡ 4.VHDL设计方法 VHDL有过两个标准： IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993) 不同数据类型之间的合法与非法操作 Signal a : bit; Signal b : bit_vector(7 downto 0); Signal c : std_logic; Signal d : std_logic_vector(7 downto 0); Signal e : integer range 0 to 255; …… a = b(5); -- 合法 b(0) = a; -- 合法 c = d(5); -- 合法 d(0) = c; -- 合法 a = c; -- 非法（bit与std_logic数据类型不匹配） b = d; -- 非法 e = b; -- 非法 architecture parity of parity_gen is begin process(input) variable temp1: bit; variable temp2: bit_vector(7 downto 0); begin temp1 := 0; for i in 0 to 6 loop temp1 := temp1 xor input(i); temp2(i) := input(i); end loop; temp2(7) := temp1; output = temp2; end process; end parity; 例：在一名为cntvh10的电路设计中调用一个模为10的计数器cntm10和一个七段译码器decode47，则调用过程即元件例化的VHDL描述如下： Library ieee; Use ieee.std_logic_1164.all; Entity cntvh10 is port(rd,ci,clk : in std_logic; co : out std_logic; qout : out std_logic_vector(6 downto 0)); End cntvh10; Architecture arch of cntvh10 is Component decode47 is --元件声明 Port(adr: in std_logic_vector(3 downto 0); decodeout : out std_logic_vector(6 downto 0); End component; Component cntm10 is Port( ci,nreset,clk : in std_logic; co : out std_logic; qcnt : buffer std_logic_vector(3 downto 0); End component; Signal qa : std_logic_vector(3 downto 0); --作为中间量 begin u1: cntm10 port map( ci,rd,clk,co,qa); u2: decode47 port map(decodeout = qout, adr = qa); End arch; PROCEDURE swap(da