第6章组合逻辑电路设计实践1.ppt

学习内容 文档标准 电路定时 组合型PLD 译码器 编码器 三态器件 多路复用器 异或门和奇偶校验电路 比较器 加法器、减法器和ALU 作业 ARCHITECTURE v2to4dec_s OF v2to4dec IS SIGNAL noti0,noti1:STD_LOGIC COMPONENT INV PORT (i:IN STD_LOGIC; o:OUT STD_LOGIC); END COMPONENT; COMPONENT AND3 PORT (i0,i1,i2:IN STD_LOGIC; o:OUT STD_LOGIC); END COMPONENT; BEGIN U1:INV PORT MAP (i0,noti0); U2:INV PORT MAP (i1,noti1); U3:AND3 PORT MAP (noti0,noti1,en,y0); U4:AND3 PORT MAP (i0,noti1,en,y1); U5:AND3 PORT MAP (noti0,i1,en,y2); U6:AND3 PORT MAP (i0,i1,en,y3); E