[信息与通信]Verilog语言编程规范总结.docVIP

前 言 IV 1 范围 1 2 术语 1 3 代码标准 1 3.1 命名规范 1 3.1.1 文件命名 1 3.1.2 HDL代码命名总则 2 3.2 注释 4 3.2.1 文件头 4 3.2.2 其它注释 5 3.3 编程风格 7 3.3.1 编写代码格式要整齐 7 3.3.2 使用二到四个空格符缩排 7 3.3.3 一行一条Verilog语句 7 3.3.4 一行一个端口声明 7 3.3.5 在定义端口时，按照端口类型或端口功能定义端口顺序。 8 3.3.6 保持端口顺序一致。 8 3.3.7 声明内部net 8 3.3.8 在一个段内声明所有内部net 8 3.3.9 每行长度不超过80字符 8 3.3.10 代码流中不同结构之间用一空行隔开 8 3.4 模块划分和重用 10 3.4.1 不能访问模块外部的net和variable 10 3.4.2 不使用`include编译指令 10 3.4.3 建议模块的端口信号尽可能少。 10 3.4.4 时钟产生电路单独构成一个模块 10 3.4.5 划分时钟域 10 3.4.6 物理和逻辑边界的匹配 10 3.4.7 特定应用代码要单独划分出来 10 3.4.8 关键时序逻辑划分 11 3.4.9 数据流逻辑划分 11 3.4.10 异步逻辑划分 11 3.4.11 状态机划分 11 3.4.12 控制逻辑和存储器划分 11