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[教育]Verilog HDL2011_2012
Verilog HDL 复杂数字系统设计 南通大学电子信息学院 本课程主要内容 数字系统的实例： FIFO 异步串行通信接口 调制解调器 I2C接口的EEPROM读写器 CISC CPU RISC CPU 1.2 状态转换图 采用同步时序 状态机: 3个状态 1.3 FIFO模型设计之一 //FIFO //Size:255Bytes module fifo(clk,nreset,pe,ph,fifo_in,fifo_out,fifo_wr,fifo_rd, busy,empty,full,state,wr,rd); input clk,nreset,fifo_wr,fifo_rd;// input[7:0] fifo_in; output[1:0] state; output empty,full,wr,rd,busy;// output[7:0] fifo_out,pe,ph; reg[1:0] state; reg[7:0] fifo_out; reg wr,rd,empty,full;//fifo write , read ,empty , full reg[7:0]pe,ph; //fifo point:P_end,P_head parameter write=1,read=2,stop=0; always@(posedge clk) if (nreset==0) begin pe=0;ph=0; end else case(state) stop: if( fifo_wr==1 pe+1!==ph) //write start begin rd=0; wr=1;state=write;busy=1; end else if(fifo_rd==1 pe!==ph) //read start begin wr=0;rd=1;state=read;busy=1; end else begin wr=0;rd=0;state=stop;busy=0; if(ph==pe) empty=1; else if(pe+1==ph) full=1; else begin empty=0; full=0; end end write: if( fifo_wr==0 ) //end of write begin pe=pe+1;wr=0;rd=0;state=stop;busy=0; empty=0; if(pe+2==ph) full=1; else full=0; end read: if(fifo_rd==0) //end of read begin ph=ph+1;wr=0;rd=0;state=stop;busy=0;full=0; if(ph+1==pe) empty=1; else empty=0; end endcase lpm_ram_dp1 ram0(fifo_in,pe,ph,wr,rd,fifo_out); //module lpm_ram_dp0(data,wraddress,rdaddress,wren,rden,q); endmodule read: begin ph=ph+ 8 if(fifo_rd==0) //end of read begin wr=0;rd=0;state=stop;busy=0;full=0; if(ph+ 8==pe) empty =1; else empty=0; end else //read continue if(ph+ 8==pe) // empty
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