[计算机硬件及网络]design compiler使用说明.doc

Design Compile使用说明 孙枫叶 一．软件说明 Design Compile是synopsys的综合软件，它的功能是把RTL级的代码转化为门级网表。综合包括转译（Translation），优化(Opitimization)，映射(Mapping)三个过程。在转译的过程中，软件自动将源代码翻译成每条语句所对应的功能模块以及模块之间的拓扑结构，这一过程是在综合器内部生成电路的布尔函数的表达，不做任何的逻辑重组和优化。优化：基于所施加的一定时序和面积的约束条件，综合器按照一定的算法对转译结果作逻辑优化和重组。在映射过程中,根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库中搜索符合条件的单元来构成实际电路。 DC有两种界面，图形界面通过敲入design vision调用出来，另一种命令行界面通过dc_shell-t调用。建议初学者使用图形界面，因为图形界面比较容易上手；业界的人士比较青睐命令行界面，因为其所耗的资源少，并且将所用的命令写成综合脚本的形式，便于查阅。 因为门级和代码级不同，代码级考虑的是理想情况，但是实际电路不是这样的，它有门级的延时，线的延时，信号的转换时间，甚至时钟信号到达各个触发器的时间不相等。基于这些考虑，DC通过施加约束，模拟实际环境，根据实际情况得出门级网表。因此如何适当的施加约束是DC的关键所在。 二．库的配置 通过上述说明可知，DC需要通