第4章《EDA技术与VHDL》.pptVIP

可编程逻辑设计技术 Terminology HDL - Hardware Description Language is a software programming language that is used to model a piece of hardware Behavior Modeling - A component is described by its input/output response Structural Modeling - A component is described by interconnecting lower-level components/primitives 　$4－１ VHDL的基本语法规则 一．标识符命名规则 　　　　２．保留标识符 　　　　３．短标识符 　 ４．扩展标识符 １．逻辑运算符（Logical） ２．算术运算符　 ３．关系运算符 ４．其它运算符 　　三．VHDL的词法元素 在VHDL中，对象是可以予以赋值的客体，有以下几种： （1）常量（CONSTANT） 仿真和综合过程中固定不变的值，通过标志符引用，说明格式如下： CONST 常量名 {，常量名}：数据类型:=取值 例：CONSTANT DELAY：TIME:=100ns CONSTANT FBUS:BIT_VECTOR:=“0101” 变量（VARIABLE） 变量只在进程语句、函数语句和过程语句中使用，是暂存数据，赋值后立即生效，说明格式如下： VARIABLE 变量名 {，变量名}：数据类型 约束条件[:=初值] VARIABLE x,y:integer; VARIABLE count:integer range 0 to 255:=10; Tmp1:=tmp2+tmp3 after 10ns x 变量赋值用“：=” 信号（SIGNAL） 信号是电子电路内部硬件实体连接的抽象。常在实体、结构体和程序包中使用，说明格式如下： SIGNAL信号名 ：数据类型 约束条件[:=初值] SIGNAL sys_clk:bit=‘0’ SIGNAL ground:bit=‘0’ 信号的赋值用“=” s1=s2 after 10ns p113 　３．标准的数据类型　 4其他数据类型 此外存放在IEEE库STD_LOGIC_1164中STD_LOGIC类型(=BIT类型) STD_LOGIC_VECTOR(= BIT_VECTOR) 取值如下: ‘U’: 初始值 ‘0’ : 0 ‘1’:1 ‘W’: 弱信号不定,未知 ’L’ :弱信号0 ’H’:弱信号1 ’-’: 不可能 ’X’: 不定,未知 ’Z’:高阻 5.用户自定义数据类型 书写格式 TYPE 数据类型名 {,数据类型名} IS 数据类型定义 1.数组(ARRAY) TYPE 数据类型名 IS ARRAY (范围) OF 元素类型名 TYPE WORD IS ARRAY (1 TO 8) OF STD_LOGIC TYPE KKK IS ARRAY (INTEGER 1 TO 8) OF STD_LOGIC; 2.记录(RECORD) TYPE 数据类型名 IS RECORD 元素名:数据类型名 元素名:数据类型名 ….. END RECORD TYPE BANK IS RECORD ADDR0:STD_LOGIC_VECTOR(7 DOWNT0 0) ADDR1:STD_LOGIC_VECTOR(7 DOWNT0 0) R0:INTEGER ENA:STD_LOGIC END RECORD 3.枚举类型(ENUMERATED) TYPE 数据类型名 IS (元素,元素,…….) 例:TYPE BOOLEAN IS (FALSE,TRUE) TYPE STD_LOGIC IS (‘U’,’X’,’0’,’1’,’Z’,’W’,’L’,’H’,’-’) 5.数据类型转换 类型标记法 例如:VARIABLE X:INTEGER VARIABLE X:REAL 则 x:=integer(y) y:=real(x) 函数转换法 STD_LOGIC_1164包中有: TO_STDLOGICVECTOR() TO_BITVECTOR() TO_STDLOGIC() TO_BIT() 四 属性的描述与定义 1.数值类属性函数 一般数据属性函数 对象’LEFT 对象’RIGHT 对象’HIGH 对象’LOW 例4-8:p116 数组属性函数 对象’LENGTH TYPE A1 IS ARRAY (0 TO 7)