数位逻辑积体电路PLDFPGA及.pdfVIP

第一章第一章 第一章第一章 數位邏輯積體電路數位邏輯積體電路PLD 、、FPGA及及 數位邏輯積體電路數位邏輯積體電路 、、 及及 ASIC之設計觀念之設計觀念 之設計觀念之設計觀念 積體電路積體電路 積體電路積體電路 製程技術 從微米(micron, micro-meter) 、次微米(sub- micron) 、到深次微米(deeply sub- micron) 、至所謂的奈米級之製程技術。 積體電路技術 LSI (Large Scale Integrated Circuit ，約數仟 Gate) →超大型積體電路(VLSI, Very Large Scale ICs ，百萬個以上Gate) 。 2 脈波寬度脈波寬度(Pulse Width) 脈波寬度脈波寬度 一個訊號脈波 ，所能保持位準的寬度。 當訊號之脈波寬度甚小於我們所預設之 值時 ，稱之為訊號突波(Glitch) 。 3 傳遞延遲傳遞延遲(Propagation 傳遞延遲傳遞延遲 Delay) 傳遞延遲時間代表一組輸入訊號通過一 個組合邏輯(Combinational Logic)電路 後，再產生出有意義的輸出訊號所需的 時間 。 建立時間建立時間(Set-up Time)與保與保 建立時間建立時間 與保與保 持時間持時間(Hold Time) 1 持時間持時間 當一個輸入訊號 ，與一個觸發(Trigger) 訊號相配合時 ，輸入訊號必須在觸發訊 號觸發前的一段時間內即建立完成 ，此 段時間即稱為建立時間 。 而輸入訊號也必須在觸發訊號觸發之 後，保持住一段時間 ，此段時間即稱為 保持時間 。 5 建立時間建立時間(Set-up Time)與保與保 建立時間建立時間 與保與保 持時間持時間(Hold Time) 2 持時間持時間 6 時脈對輸出延遲時間時脈對輸出延遲時間(Clock to 時脈對輸出延遲時間時脈對輸出延遲時間 Output Delay) 在順序性(Sequential)邏輯電路中 ，對一 個正反器(Flip-Flop)或暫存器等記憶元件 而言 ，當時脈訊號觸發後，隔一段時間 後，輸出訊號才會有效 ，這一段時間稱 之為時脈對輸出延遲時間 。 7 電路設計之考慮因電路設計之考慮因 電路設計之考慮因電路設計之考慮因 操作電壓 操作時脈(Operating Clock Frequency) 三角點時序驗證法(3-Corner Timing Verification):一般 情況(Typical Case) 、延遲最少或最佳情況(Minimum case or Best case) 、延遲最多或最差情況(Maximum case or Worst case) 。 功率消耗(Power Dissipation or Power Consumption