基于FPGA的同步数字复接器设计推荐.doc

基于FPGA的同步数字复接器设计 目 录 1 绪论 6 1.1 现代通信网的概述 6 1.2 EDA技术 7 1.2.1 EDA技术简介 7 1.2.2 EDA技术的特点 7 1.2.3 EDA技术的应用形式 7 1.2.4 EDA技术的发展趋势 8 1.3 数字复接系统概论 9 1.3.1 数字复接的基本概念 9 1.3.2 数字复接技术的发展 9 1.3.3 数字复接技术的研究现状 9 1.3.4 数字复接系统的研究意义 10 1.4 选题的意义 10 1.5 本文章节安排 11 2 硬件描述语言与可编程逻辑器件 12 2.1 硬件描述语言（VHDL） 12 2.1.1 VHDL简介 12 2.1.2 VHDL 优点 12 2.1.3 VHDL程序的基本结构 13 2.2 FPGA（现场可编程门阵列）芯片 14 2.2.1 FPGA的简介 14 2.2.2 FPGA的基本特点 14 2.2.3 FPGA的工程设计流程 15 3 同步数字复接器的总体设计 17 3.1 四路同步复接器的原理框图模型 17 3.1.2 框图说明 17 3.1.3 时序信号与对应的合路信号及其帧结构 18 3.2 系统的设计与实现 18 3.2.1 Quartus II开发平台的简介 19 3.3 VHDL源程序仿真流程 20 3.4 系统顶层设计 22 3.4.1 四路同步复接器的VHDL建模 22 3.5 系统的底层设计 24 3.5.1 分频器的建模与VHDL程序设计 25 3.5.2 内码产生器 26 3.5.3 内码控制器 28 3.5.4 时序产生器的建模与程序设计 29 3.5.5 输出模块 31 4 设计中遇到的问题及讨论 34 4.1 关于设计中的时延问题 34 4.2 毛刺信号及其消除 34 4.3 VHDL语言调试过程中遇到的一些问题 34 总结与展望 35 参考文献 36 致 谢 37 插图索引 图1 VHDL程序设计基本结构 13 图2 CPLD结构图 14 图3 FPGA结构图 15 图4 FPGA工程设计流程 16 图5 四路同步复接器原理框图模型 17 图6 同步复接的帧结构 17 图7 时序信号及对应的合路信号帧结构 18 图8 Quartus II设计流程 20 图9 VHDL仿真流程 21 图10 四路复接器的VHDL建模模型 22 图11 四路同步数字复接器的时序仿真图 24 图12 分频器的VHDL建模符号 25 图13 分频器的时序仿真波形 26 图14 内码产生器的建模符号 27 图15 内码产生器的时序波形 28 图16 时序产生器建模符号 29 图17 译码器的VHDL建模流程图 29 图18 2/4译码器产生的时序仿真波形 30 图19 时序发生器的仿真波形及相位关系图 31 图20 输出模块的建模符号 32 图21 三态门的输出仿真波形 33 基于FPGA的同步数字复接器设计 摘 要 本文主要介绍了基于CPLD/FPGA可编程逻辑器件的同步数字复接器设计。在现代数字通信网中，我们经常为了提高传输效率，需要将若干路低速数字信号合并成一路高速数字信号，以便通过高速信道进行数据传输。实现此功能的数字设备成为数字复接系统。在数字复接系统中，发送端主要由时钟产生、码速调整、复接三部分组成，接收端主要由定时脉冲形成、分接、码速恢复三部分组成。 本文在深入了解可编程逻辑器件及硬件描述语言的基础上，完成了同步数字复接器的分块建模，包括分频器、内码控制器、内码产生器、时序产生器和输出电路五大模块，以及相应的VHDL实现过程，对在设计过程中遇到的毛刺现象等问题进行了讨论，并在信号提取方面有了进一步的认识。 【关键词】CPLD/FPGA VHDL 数字复接 数字分接 The Design of Synchronous multiplexer Based on FPGA Abstract In this paper, based on CPLD/FPGA programmable logic devices and hardware description language VHDL, to achieve synchronous digital multiplexer design. In modern digital communication networks, we often order to improve the transmission efficiency, the need for a number of low-speed digital signal path all the way into high-speed digital signals, in order