VHDL语言 第九章 有限状态机.ppt

9.4 改进的Moore型有限状态机 从减小输出信号时延时和消除“毛刺”现象的角度出发，对有限状态机进行改进。 ◆一种是直接把状态作为输出信号的Moore型有限状态机； ◆并行输出寄存器译码输出的Moore型有限状态机。 9.4.1 把状态作为输出信号的Moore型有限状态机 把状态机的状态本身作为输出信号，相当于去掉了一般有限状态机中的输出逻辑电路。其去掉输出逻辑的有限状态机的原理图如下： 优点：◆输出信号直接来自寄存器，从而避免了“毛刺”的产生。 ◆少了一级逻辑电路，所以减少了输出信号的传输时延。 对于这种改进的Moore型有限状态机进行VHDL描述，最重要的工作就是对状态进行编码。 存储控制器有限状态机的输出逻辑的真值表: 所处状态 re we idle 0 0 decision 0 0 read 1 0 write 0 1 所处状态 re we s idle 0 0 0 decision 0 0 1 read 1 0 0 write 0 1 0 从左边的表格中可以看出，输出组合“00”出现的频率高，要区分idle和decision必须加上一个状态信息来区分，如右边表格中的s。 Architecture state_machine of store_controller is type state_type is array ( 2 downto 0 ) of std_logic; constant idle : state_type := “000”; constant decision : state_type := “001”; constant read : state_type := “100”; constant write : state_type := “010”; signal state : state_type; begin state_transfer: process( clk ) begin if ( reset=‘1’ ) then state= idle; elsif ( clk’event and clk=‘1’ ) then case state is when idle= if (ready=‘1’) then state=decision; else state=idle; end if; when decision= if (read_write=‘1’) then state=read; else state=write; end if; when read= if (ready=‘1’) then state=idle; else state=read; end if; when write= if (ready=‘1’) then state=idle; else state=write; end if; when others=state=“---”; end case; end if; end process; re= state(2); we=state(1); end state_machine; 9.4.2 并行输出寄存器的译码输出的Moore型有限