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1、用AHDL语言编写图中的组合逻辑电路。 . 参考答案： SUBDESIGN decode1 (a0,a1,b:input; out1,out2:output; ) begin out1=a0!a1 out2=out1b; end; 2、门电路构成的半加器结构如下图 半加器h_adder表示如下： 图中SO为相加和的输出，CO为进位输出信号。 用VHDL语言对半加器进行描述。 参考答案： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL； ENTITY half adder IS PORT(a,b: IN STD_LOGIC; So,co：OUT STD_LOGIC); END half_adder； ARCHITECYURE hahav1 OF half_adder IS SIGNAL c,d：STD_LOGIC BEGIN c＜＝a OR b： d＜＝a NAND b； co＜＝NOT d AFTER 5ns； so＜＝c AND d AFTER 5ns; END behav1; 3、本题为一个4位加法器的VHDL语言描述，4位加法器其输入为?a0、a1、a2、a3、b0、b1、b2、b3、进位输入为cin；输出为s0、s1、s2、s3，进位输出为cout。请完善本程序。 文件名为adder_4bits.vhd LIBRARY IEEE; USE IEEE.STD.LOGIC_1164.ALL; ENTITY adder_4bits IS PORT ( a0,a1,a2,a3 :IN STD_LOGIC; b0,b1,b2,b3,cin :IN STD_LOGIC; s0,s1,s2,s3 :OUT STD_LOGIC); END adder_4bits ; ARCHITECTURE strc OF adder_4bits IS COMPONENT full_adder PORT(a,b,cin:IN std_LOGIC; S,co:OUT std_logic); END COMPONENT; SIGNAL U0_c,U1_c,U2_c:STD_LOGIC; BEGIN U0:full_adder PORT MAP (a0,b0,cin,s0,U0_c); U1:full_adder PORT MAP (a1,b1,U0_c,s1,U1_c); U2:full_adder PORT MAP (a2,b2,U1_c,s2,U2_c); U3:full_adder PORT MAP (a3,b3,U2_c,s3,cout); End strc; 4、用VHDL语言描述不带复位/置位端的D触发器。 参考答案： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff IS PORT ( clk,d:IN STD_LOGIC; Q1,q2:OUT STD_LOGIC); END dff; ARCHITECTURE rt1 OF dff IS BEGIN PROCESS(clk) BEGIN IF clk’EVENT AND clk =’1’ THEN q1=d; q2=NOT d; END IF; END PROCESS; END rt1; 5、用AHDL语言编写图中的组合逻辑电路。 SUBSDESIGN decode1 ( a0, a1, b,d : input; out1, out2 : output; ) begin out1 = a0 !a1b; out2 = a0 !a1d ; end; 6、用AHDL语言编写图中的优先级编码器电路。 SUBDESIGN PRIORITY (LOW,MEDIUM,HIGH:INPUT; H[3..0]:OUTPUT;) BEGIN IF high THEN H[]=B1000; ELSIF Medium THEN H[]=B0100; ELSIF Low THEN H[]=B0010; ELSE H[]=B0000; END IF; End; 7、用VHDL语言编写8级优先编码器。 设k0,k1,k2,k3,k4,k5,k6,k7为逻辑输入量，当ki为0时，输出code为i值 ， 即i的范围为0～7 library IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ENCODER8 IS PORT (K0,K1,K2,K3,K4,K5,K6,K7:IN STD