第二章 运算方法和运算器new.ppt

并行进位方式 * 于是可得到产生C3的逻辑表达式如下： C3= A3B3 + A2B2 （ A3?B3 ）+ A1B1 （ A3?B3 ）（ A2?B2 ）+ A0B0 （ A3?B3 ）（ A2?B2 ）（ A1?B1 ）+ （A3?B3 ）（ A2?B2 ） （A1?B1 ）（ A0?B0 ） C-1 =G3+P3G2+P3P2G1+ P3P2P1G0+ P3P2P1 P0C-1 = G*3+P*3C-1 G*3 = G3+P3G2+P3P2G1+ P3P2P1G0 本组进位 P*3= P3P2P1 P0 传送进位 G*3和P*3不可能同时为1 与小组内的并行进位信号相似 并行进位方式 * 同样，可得到高端的三个小组向高位的进位信号： C7= G*7+P*7C3= G*7+P*7G*3+P*7 P*3C-1 C11=G*11+P*11C7= G*11+P*11G*7+P*11P*7G*3+P*11P*7P*3C-1 C15=G*15+P*15C11= G*15+P*15G*11+P*15P*11G*7+ P*15P*11P*7G*3+ P*15P*11P*7 P*3C-1 并行进位方式 * 采用两级分组“并-并”行进位方式的16位并行加法器的进位信号的产生和传送逻辑框图为： 若小组内和大组内的并行进位逻辑的延迟时间均为2T，则整个加法器的进位信号的产生时间为6T 第3小组内并 行进位逻辑 P15~P12 15~G12 C14 C13 C12 第2小组内并 行进位逻辑 P11~P8 G11~G8 C10 C9 C8 第1小组内并 行进位逻辑 P7~P4 G7~G4 C6 C5 C4 第0小组内并 行进位逻辑 P3~P0 G3~G0 C2 C1 C0 G3~G0 C2 C1 C1 C3 C7 C11 C-1 大组内并行进位逻辑 C15 C11 C7 C3 P*15 G*15 P*11 G*11 G*7 P*7 P*3 G*3 并行进位方式 * 4位构成一个小组，共16个小组 4个小组构成一个大组，共4个大组 4个小组内和4个大组内均采用并行进位，而4个大组之间采用串行进位方式，构成两级分组“并-并-串”进位方式 4个大组之间并行进位，构成两级分组“并-并-并”进位方式，速度将进一步提高 如果机器字长为64位，怎么分组? 并行进位方式 * (1) (2) (3) (4) “并-并-串” 并行进位方式 * 问题：并行进位解决的问题是什么？其基本思想是什么？ 并行进位解决的问题是进位的传递速度 其基本思想是：让各位的进位与低位的进位无关，仅与两个参加操作的数有关 由于每位操作数是同时给出的，各进位信号几乎可以同时产生，和数也随之产生，所以并行进位可以提高进位的传递速度，从而提高加法器的速度 多功能算术逻辑运算单元 * ALU由全加器和逻辑运算功能部件组合而成 逻辑运算 功能部件 全加器 Fi Ci Ci-1 Ai Bi S0 S2 S3 S1 Yi Xi 将Ai和Bi先组合成由控制参数S0,S1,S2,S3控制的组合函数Xi和Yi ——逻辑运算 再将Xi,Yi和下一位进位数通过全加器进行全加 ——算术运算 Fi＝Xi⊕Yi⊕C i-1 Ci＝XiYi＋YiCi-1＋Ci-1Xi 不同的控制参数可以得到不同的组合函数,从而实现多种算术运算和逻辑运算 多功能算术逻辑运算单元 * Xi由S3S2控制完成4种逻辑运算后产生 Yi由S1S0控制完成4种逻辑运算后产生 S3S2 S1S0与Xi、 Yi之间的控制关系为： Xi＝S2S3＋S2S3（Ai＋Bi）＋S2S3（Ai＋Bi）＋S2S3Ai Yi＝S0S1Ai＋S0S1AiBi＋S0S1AiBi Fi＝Xi⊕Yi⊕C i Ci+1＝XiYi＋YiCi＋CiXi 化简后可得Xi=S3AiBi+S2AiBi Yi=Ai+S0Bi+S1Bi 逻辑运算 功能部件 全加器 Fi Ci Ci-1 Ai Bi S0 S2 S3 S1 Yi Xi SN74181 * 将4位运算单元集成在一个芯片上就构成SN74181芯片 该 芯片能完成4位二进制数的逻辑运算或者逻辑算术混合运算功能 逻辑运算 功能部件 全加器 F0 C0 C-1 A0 B0 S0 S2 S3 S1 Y0 X0 逻辑运算 功能部件 全加器 F1 C1 C0 A1 B1 S0 S2 S3 S1 Y1 X1 逻辑运算 功能部件 全加器 F2 C2 C1 A2 B2 S0 S2 S3 S1 Y2 X2 逻辑运算 功能部件 全加器 F3 C3 C2 A3 B3 S0 S2 S3 S1 Y3 X3 SN74181 SN74181 * 对于算术运算来说，片内的4