2逻辑电路及verilog HDL简介.ppt

Q2 Q1 Q0 六进制计数器0 carry clk enable /rst Q2 Q1 Q0 六进制计数器1 carry clk enable /rst Q2 Q1 Q0 六进制计数器2 carry clk enable /rst Q2 Q1 Q0 六进制计数器3 carry clk enable /rst 显示部分 及电路 显示部分 及电路 显示部分 及电路 ＝12 时钟 清零 使能 2个3位二进制转换成 2个4位二进制电路 0 0 显示部分 及电路 时针显示 分针显示 秒针显示 从图中可以看出，需要设计： 六进制计数器 三输入的显示部分及其电路 四输入的显示部分及其电路，并判断是否等于12 下面先设计六进制计数器。 这里采用状态转移图方法设计六进制计数器。 首先给每个状态起一个名字，分别用S0~S5表示计数器的值0~5。则状态转移图如下。 其中 u 为输入。当u= ↑时，状态发生变化。 书上是当u=1/0时，状态变化。 S0 S1 S2 S5 S4 S3 u=↑ u= ↑ u= ↑ u= ↑ u= ↑ u= ↑ carry 如果将u换成脉冲clk，且根据原理图和状态转移图，可以编写六进制计数器的代码如下： module counter6(enable,clk,q,rst,carry); input enable,clk,rst; output [2:0] q; output carry; reg [2:0] q; reg carry; always @(posedge clk or negedge rst) begin if(!rst) begin q=3b000;carry=0; end else if (enable) begin if(q==5) begin carry=!carry;q=3b000;end else begin q=q+3b001;end end end endmodule 显示部分采用七段数码管，它的显示构成如下图所示。 a g d b c f e 设数码管输入为低电平时亮，为高电平时不亮，则显示数字0—9的gfedcba编码如表所示。 输出 输入 显示数字 gfe dcba 0 100 0000 1 111 1001 2 010 0100 3 011 0000 4 001 1001 5 001 0010 6 000 0010 7 111 1000 8 000 0000 9 001 0000 代码如下: module led7(seg7,q); input [3:0] q; output [6:0]seg7; reg [6:0]seg7; //g,f,e,d,c,b,a; always @(q) begin case(q) 4b0000:seg7=7b100_0000; 4b0001:seg7=7b111_1001; 4b0010:seg7=7b010_0100; 4b0011:seg7=7b011_0000; 4b0100:seg7=7b001_1001; 4b0101:seg7=7b001_0010; 4b0110:seg7=7b000_0010; 4b0111:seg7=7b111_1000; 4b1000:seg7=7b000_0000; 4b1001:seg7=7b001_0000; default:seg7=7b111_1111;//light off endcase end endmodule 2个3位二进制转换成2个4位二进制电路 代码如下： //将2个3位二进制数转换成4位二进制数输出。 module decode3_4(qhh_o,qhl_o,qhh,qhl); input [2:0] qhh,qhl; output [3:0] qhh_o,qhl_o; wire [3:0] qhh_o,qhl_o; assign qhl_o=((qhh*6+qhl)12)?(qhh*6+qhl)%10:0; //lower assign qhh_o=((qhh==1)(qhl3))?4b0001:4b0000; //high endmodule 所有代码汇总 `include clock.v `include led7.v `includ