StratixIV器件手册卷1StratixIV器件中时钟网络与PLL-Altera.PDFVIP

5. Stratix IV 器件中的时钟网络与 PLL 12? 2011? SIV51005-3.3 SIV51005-3.3 ® 本章节介绍了 Stratix IV 器件中具有高级特性的层次时钟网络与锁相环 (PLL)，并涵 盖了实时重配置 PLL 计数器时钟频率和相移的详尽说明，使您能够扫描 PLL 输出频率 并动态调整输出时钟相移。 Quartus® II 软件能够使能 PLL 及其功能，而无需通过外部器件。以下两部分内容对 Stratix IV 时钟网络与 PLL 作了详尽地介绍： ■ “Stratix IV 器件中的时钟网络 ” 第 5–1 页 ■ “Stratix IV 器件中的 PLL” 第 5–17 页 Stratix IV 器件中的时钟网络 Stratix IV 器件中的专用全局时钟网络 (GCLK)、局域时钟网络 (RCLK) 以及外围钟网 络 (PCLK) 组成了具有层次结构的时钟架构，此结构提供了多达 236 个单一的时钟域 (16 GCLK + 88 RCLK + 132 PCLK)，并支持每个器件象限中多达 71 个单一的 GCLK、 RCLK 和 PCLK 时钟源 (16 GCLK + 22 RCLK + 33 PCLK)。 表 5–1 列出了 Stratix IV 器 件中的可用时钟资源。 表 5–1. Stratix IV 器件中的时钟资源 (1/2) 时钟资源 可用的资源数量 时钟资源的来源 时钟输入管脚 32 个单端 (16 对差分 ) CLK[0..15]p 和 CLK[0..15]n 管脚 GCLK网络 16 CLK[0..15]p和CLK[0..15]n管脚，PLL时钟输出和逻辑阵列 RCLK网络 64/88 (1) CLK[0..15]p和CLK[0..15]n管脚，PLL时钟输出和逻辑阵列 56/88/112/132 (33 每器件象 DPA 时钟输出，PLD收发器接口时钟，水平 I/O 管脚和逻辑 PCLK网络 限 ) (2) 阵列 16 GCLK + 16 RCLK GCLK/RCLK 每象限 32/38 (3) 16 GCLK + 22 RCLK © 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other