如何用modelsim做仿真 实验.pptVIP

23，在此下拉菜单中，我们选择Copy并单击它，这样就把信号复制到了粘贴模板中。为了要用此信号波形进行仿真，我们再打开主窗口，得到后页主窗口： 24，在此主窗口中，我们再次选择菜单条上的View并单击它，得到后页下拉菜单： 25，在此下拉菜单中，我们要选择Wave并单击它，我们得到后页的窗口： 26，这是1个可以进行波形仿真的模块，我们在上面的菜单中选择Edit并单击它，我们得到后页的窗口： 27，在Edit的下拉菜单中，我们选择Paste并单击它，我们得到后页的窗口： 28，在Wave模块中，我们有了输入信号和输出信号，可以启动“ ”Run按钮，我们得到后页的窗口波形： 29，我们得到了局部的波形，再启动“ ”Run_all按钮，我们得到后页的窗口全部波形： 30，至此，我们完成了1个简单例子的波形仿真课程，后面我们再实践几个比较复杂的例子，希望大家跟着做，只要多练习1些例子。一定可以掌握这门技术的。 简单的Verilog HDL模块 例2.2试设计一个3位全加器，输入是a和b，从低位来的进位是cin，产生的和是sum，向高位的进位是count，用Verilog HDL 写出的模块芯片程序如下： Module adder(count,sum,a,b,cin); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum} = a+b+cin; endmodule 该例对应的模块图 count sum2 sum1 sum0 a2 b2 a1 b1 a0 b0 cin 请注意模块图和Verilog HDL的对应关系。 从程序中可以看出，整个用Verilog HDL写的程序是嵌套在Module 和endmodule中间，a和b是2个3位的输入自变量，cin是1个1位的从低位来的进位，sum是1个3位的和，而count是1个1位的向高位的进位。这个程序通过连续赋值语句assign描述了一个3位的全加器。 用Verilog HDL编写的模块测试程序如下： /*信号源共有7个输入变量，它们是a0,a1,a2,b0,b1,b2,cin；产生4个输出变量，它们是sum0,sum1,sum2,count*/ /*7个输入变量的取值变化共有128种可能性，本测试程序只例举了4种变化*/ `timescale 1ns/1ns module t; reg [2:0] a,b; reg cin; wire [2:0] sum; Wire count; initial begin a=’b000;b=’b000;cin=0; #100 a=’b000;b=’b000;cin=1; #100 a=’b000;b=’b001;cin=0; #100 a=’b000;b=’b001;cin=1; #100 $stop; end adder m(.count(count),.sum(sum),.a(a),.b(b),.cin(cin)); endmodule 前仿真波形 讨论： 由于用了算法+Verilog HDL的工具，所以可以用来研究很多数字逻辑系统的课题。对于比较简单的问题，可以直接从波形分析结果的正确与否；对于比较复杂的课题，可以设计测试算法，编制测试程序，由程序来判断模块的正确与否。 谢谢大家 数字信号处理仿真实验 2012年3月 (一) 苏州高博软件职业技术学院 Verilog HDL课题组 须毓孝 安民告示 参考资料：从算法设计到硬线逻辑的实现 夏宇闻编著 高等教育出版社 2001年2月第一版 软件平台：Modelsim 学习Verilog HDL语言和做实验，学习编程和写测试程序，会做前仿真。 一. 前言 二. 硬件描述语言Verilog HDL 例2.1试设计一个数据比较器，它有2个1位的输入口和一个1位的输出口，当输入数据相等时输出为1，否则输出为0，这是组合逻辑电路的范畴。设2个输入端口分别为a和b,输出端口为equal,模块见下图所示。 比较器 a b equal 用Verilog HDL编写的模块源代码如下： //this is compare.v program module compare(equal,a,b);