组合电路和时序电路的VHDL基本设计方法分析.docVIP

组合电路和时序电路的VHDL基本设计方法分析 摘要：本文通过对二选一多路选择器的、D触发器、一位二进制全加器的设计过程分析，介绍了组合电路和时序电路的VHDL基本设计方法。 关键字：组合电路、时序电路、VHDL设计方法 Abstract : Key words : 0引言 由于用硬件描述语言对电子线路进行表达和设计是EDA建模和实现技术中最基本好最重要的方法，其他许多方法都是建立在这一基础之上的，因此VHDL的学习对于掌握EDA技术是十分重要的。 多路选择器是典型的组合电路，最简单最常用并最具代表性的时序电路是D触发器，它是现代数字系统中最基本和典型的时序单元和底层文件。故以它们的VHDL表述与设计为例，引出相关的VHDL结构、语句表述、数据规则和语法特点，并加以说明。 1.1 组合电路二选一多路选择器的VHDL设计 1.1.1 二选一多路选择器的VHDL描述 其VHDL的完整描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a IS PORT ( a,b:IN BIT; s:IN BIT; y:OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y=a