中文翻译-基于FPGA的高速实时数据采集系统的设计与实现精选.docVIP

WANG Xu-ying, LU Ying-hua, ZHANG Li-kun 基于FPGA的高速实时数据采集系统的设计与实现 CLC number TP335 Document A Article ID 1005-8885 (2006) 04-0061-06 摘要：计算机工作的时候，电磁辐射会导致信息在被恢复时泄漏。本文提出了一种基于外部控制器接口（PCI）（FPGA）Mbps，系统传输速度可达128Mb/s。 关键词：高速数据采集，FPGA，PCI总线, 超高速集成电路,硬件描述语言(VHDL),模数转换器(ADC) 1 介绍 当一个电子设备，特别是视频显示单元，工作的时候，会产生电磁辐射，并能引起电磁泄漏。当电磁辐射能够被识别，可用的信息就可以被恢复。这将导致信息泄漏。首先，电磁辐射通过宽带天线被接收到。然后，通过同步，被转化为数字形式的低通滤波，即ADC[1]。最后，从电磁辐射恢复的信息可以从通过软件方法，相位锁定，相关滤波识别与重建的数字信息获得。在这篇文章中，该数据采集系统采集视频信号的电磁辐射并转换成数字形式。 根据乃奎斯特定理，通过数字化过程正确采样一个正弦波，至少每个周期需要两个数据点。在这篇文章中，视频模式是640×480 @ 75Hz，像素时钟频率fp= 1.388rmn = 1.388×75×640×480 = 32（MHz）为64MHz近年来，随着FPGA[2]和PCI[3-4]FPGA实现。本文介绍了采用Altera公司的Cyclone器件和Plx PCI9052的数据采集系统。 本文的其余部分安排如下：第2节给出了系统设计的一个简短的描述。第3部分介绍了被用于在印刷电路板设计的电磁兼容（EMC）技术。最后，得出结论。 2 数据采集系统的简要设计 2.1 系统框图 本设计基于Altera公司的Cyclone FPGA EPlC6，系统的整体框图如图1所示。系统运行于32位，32MHz的PCI总线，并有两个板上支持的32MB同步动态随机存取内存（SDRAM），用于存储中间结果。数据采集工作如下：首先，上电初始化和配置PCI9052, FPGA, SDRAM。其次，启动模数转换器，两个模数转换器的采样数据被同步并存储到FPGA内部的到双端口随机存取存储器（RAM）上，由此数据带宽在FPGA内部从10位转换为32位。然后采样后的数据存被存储到SDRAM。最后，32位数据从SDRAM被读取并写入到FPGA，并且通过PCI局部总线转移到主机。下面的部分详细阐述了系统的逻辑设计。 图1 数据采集系统的框图 2.2 A/D转换 在这个系统当中，模拟信号是一个由视频显示单元引起的电磁辐射的电场。根据视频模式（640x480 @ 75 Hz）和乃奎斯特定理，采样率必须为64MHz，采样值的精度必须为-30分贝。但是，模数转换器的分辨率越大，其转换效率越低。为了解决这个问题，本文提出了一种使用两个并联Maxim MAX1446时间交织模数转换器（参见图2）。 多个时间交织模数转换器是一个众所周知的用于增加最大采样率的技术。不幸的是，时间交织模数转换器的性能对偏移和增益不匹配，以及交错通道之间的采样时间误差敏感。本文提出了一种进行放大和单端差分转换的电路（参见图3），并使用来自FPGA内部锁相环（PLL） 图2 的时间交织模数转换器时序图 图3 单端差分放大电路 2.3 采样数据的传输和缓存 从两个模数转换器采样的数据可以直接通过PCI局部总线直接传输到主机，但是根据视频模式，数据的传输速度必须大于64MHz×2B = 128Mb/s。事实上，PCI总线的传输速度几乎不可能达到峰值（132Mb/s）。此外，为保持向后兼容性，两个Hynix SDRAM HY57V561620B(L)T被作为一个缓冲区来存储采样数据，以克服数据传输瓶颈。PCI 9052是符合PCI规范V2.1。PCI 9052可以进行编程，直接连接到多路复用或非复用的8位，16 位，或32位局部总线。PCI 9052包含一个读写FIFO来速度匹配宽32位宽，33 MHz的PCI总线到可能更窄或更慢的局部总线。支持高达五个局部地址空间和四芯片选择。在本设计中的局部总线的突发长度为八位。局部总线工作在32位，32MHz，3个局部地址空间，和2个芯片选择。 2.4 FPGA逻辑设计 在本文中，应用相关的控制功能以及SDRAM，ADC，和PCI接口都是通过FPGA的逻辑处理。FPGA整体的逻辑设计，如图4所示。整体的逻辑设计包括时钟模块，SDRAM读写模块，SDRAM控制器模块。 图4 逻辑设计在FPGA 2.4.1时钟模块 Cyclone FPGA EP1C6提供了一个全局时钟网络和两个锁相环的一个完整的时钟管理解决方