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VLSI设计提纲 一 基本概念 Synthesis：设计向低层描述转换和优化 Target_library：目标 库-工艺库 Constraint：性能约束,设计按时序（时钟延时，输入延时，输出延时）和面积要约束求转换 Optimization：优化 ,根据约束条件,按照一等的算法对转化结果作逻辑重组和优化 Mapping：映射,从目标工艺库中搜索符合条件的单元来构成电路 synopsy_dc.setup：工作路径下的环境文件DC初始化文件 LEF Library Exchange Format单元的库交换文件。是对单元版图抽象描， DEF ( Design Exchange Format)?设计交换文件，设计数据的ASCII描述；?指定单元名、图层排例、位置；?指定图形坐标、长度单位。 GCF General Constraint Format 包括设计各层次时需要的约束、功耗约束、面积约束、寄生参数约束。指定在SE环境文件中 CTLF(Compiled Timing Library Format)CTLF File编译后的单元的TLF时序文件;TLF指定了单元的具有统一标准输入输出失时间转换；TLF指定了单元的输入输出时延。定义了时间、电流、电压的物理单位 CDL Circuit Description Language, 电路描述语言 PDRACUL用于检查Dracula中命令语法的文件, LOGLVS 用于做Dracula lvs的net的数据转换 二 Dracula 1 Dracul文件结构 描述、层定义逻辑操作和打印输出模块INDISK = CELLNAME.gds PRIMARY = CELLNAME PRINTFILE = out_CELLNAME SYSTEM = gds2 SCHEMATIC = LVSLOGIC MODE = EXEC NOW LISTERROR = YES KEEPDATA = INQUERY CNAMES-CSEN = YES OUTDISK = drcout.gds 3 图层处理命令 and NSD poly1 ngate not NSD poly1 nsd and PWELL PSD ptap select ndiff inside pbase nemit（内部含内切） select diff outside pwell pdiff（外部含外切） select diff cut poly sd（选择被部分覆盖的图层） select diff overlap well tap（选择第一图层用来偿还孔 接触 包围等的图形） 4 drc命令 width metal1 lt 2 output met1wid 2 length metal1 gt 20 output fmetsep 4 ext met poly le 1 out... width metal1 lt 1.2 ; 5 连接命令 connect metal1 poly1 by contact connect pwell psd by ptap 6 提取器件的步骤及命令 element mos[n] ngate poly1 nsd pwell 7 lvs命令 wfinal = winital - ( weffect * length * bends ) 三 设计方法 1、基于平台的设计方法IP Core的设计方法及步骤？ 核可以分为软核，硬核和固核。 现在设计人员已不必全部用逻辑门去设计ASIC 类似于用集成电路( IC) 芯片在印制板上的设计ASIC 设计人员可以应用等效于印制板上IC 芯片的功能模块 称为核(core)、或知识产权( IP) 宏单元进行系统设计 这就是基于核的设计方法CPU、存储器、总线控制器、接口电路、DSP 等都可成为核 核的分类和特点 核是一种预定义的并经过验证的复杂功能模块 它可以集成到系统设计中核基设计主要特点是可重复使用已有设计模块 缩短设计时间 减少设计风险 通过高层的集成可望提高整个系统的性能在FPGA 设计中的核分为三种 硬核(hard core)预定义的已布局布线的模块 不能修改设计 必须采指定实现技术 时序性能有保证 固核(firm core) HDL 源码与实现技术有关的网表 部分功能可以修改 采用指定的实现技术 关键路径时序可控制 软(soft core)行为级或RTL 级HDL源码 可修改设计与具体实现技术无关 时序性能无保证 由使用者确定 　硬核是针对特定的实现技术优化的 它具有不能修改的结构和布局布线 可作为库元件使用 且时序性能稳定 但硬核不能按设计需要修改和调整时序 　　固核由HDL 源码和与实现技术有关的网表组成 使用者可按规定增减部分功能固核的关键路径时序