利用CPLD设计可调时数字钟汇.doc

一 总体设计 1.1设计要求 1、以数字形式显示时、分、秒的时间； 2、要求手动校时、校分、校秒； 3、调节时间时对应显示位以2Hz频率闪烁； 4、时与分显示之间的小数点常亮； 5、分与秒显示之间的小数点以1Hz频率闪烁； 6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。 1.2设计原理 1.2.1硬件电路原理图 图1-1 硬件电路原理图 1.2.2电源电路 当重新接通电源或出现误差时都需要对时间进行校正通常校正时间的方法是首先截断正常的计数通路然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端校正后,再转入正常计时状态即可 图1—2 电源电路图 1.2.3振荡电路与分频电路 晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定（a）计数器实现了对时间的累计以8421BCD码形式输出选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流 数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。显示模块输入时钟频率为512Hz，显示刷新频率约为85Hz。电路如图1--4所示： 图1—4 显示电路原理图 1.2.5 CPLD电路原理图 此原理图的MODE和ADD分别控制校正位和其校正位进行加一校正。MODE共有七个状态分别对应六个数码管的校正和正常计数。电路如图2--5所示： 图2－5 CPLD电路原理图 二 详细设计 2.1课程设计思路及其步骤 1、按原理图和元件插件图完成电路的焊接； 2、拟定数字钟的组成框图，划分模块。主要的模块有：计数器电路，多路数据选择 器，三、六、七、十译码器的设计，电源电路，振荡电路与分频电路等。 3、对各个单元模块电路进行逐一设计与波形仿真； 4、总体电路设计与仿真； 5、程序下载与调试。 2.2模块设计 2.2.1设计框图 图2—1 设计框图 2.2.2时间计数器电路 利用7493连成一个六进制计数器，仿真正确后命名为cnt6。 图2－2 六进制计数器电路原理图 图2—3 六进制计数器仿真图 利用7493连成一个十进制计数器，仿真正确后命名为cnt10。 图2-4 十进制计数器原理图 图2-5 十进制计数器仿真图 利用7493连成一个三进制计数器，仿真正确后命名为cnt3。 图2－6　 三进制计数器原理图 图2-7 三进制计数器仿真图 将三进制、六进制、十进制计数器连接成计数器电路。 图2-8 计数器电路原理图 图2-9 计数器仿真图 2.2.3数据选择器电路 参照数字电路设计讲义，连接数据选择器电路。 图2-10 数据选择器电路图 图2-11 数据选择器仿真图 2.2.4译码器电路 参照数字电子技术基础中显示译码器真值表及逻辑表达式，连接译码器电路，以控制显示块显示0～9十个数字。 图2-12 译码器电路原理图 2.2.5比较器电路 图2-13 比较器电路原理图 图2-14 比较器电路仿真图 2.2.6按键消抖电路 64Hz消抖动模块时钟 利用两个D触发器连成一个二位移位寄存器，用64Hz频率对key进行采样，依次寄存在二位移位寄存器中，若前后一致则结果为这个值，若前后不一致则保持原结果。功能如下表所示： 表 2-1 第二D触发器 结 果 0 0 0 0/1 1/0 保持 1 1 1 图2-15 按键消抖电路原理图 图2-16 按键消抖电路仿真图 2.3数字钟电路总图 512Hz显示位控制信号及小数点控制信号 数码管显示控制电路工作原理：以512Hz的频率作为时钟脉冲，用六进制计数器为三八译码器提供六个不同状态，每个数码管的显示频率约为85Hz,观测到的结果为：数码管常亮。此电路的巧妙之处在于小数点的显示是用一个或门，通过1Hz频率来控制第三个数码管的小数点显示，再通过一个与非门来控制第五个数码管的小数点显示。第五个数码管的小数点在整个脉冲阶段显示，而第三个数码管的小数点只有在低电平时显示，故观察到结果是第五个数码管常亮，而第三个数码管的小数点以1Hz的频率闪烁。 时间调节 时间调节电路分别对应清零、调节小时、调节分钟。 数字钟电路全图 图2-17 数字钟电路全图 三 总结 在本次课程设计过程中，面对了很多棘手的问题，首先是焊接时的集成块底座的焊接方向焊反，而后是软件部分的电路图及程序图的识别困难等问题，但经过与同学探讨及询问学长，问题得以一一解决。 本次课程设计的重点环节在于对Max+plus Ⅱ软件的应用——设计输