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实现CSP技术：一个新产品介绍的受控方法 By Cameron E. Presley 　　现在，OEM会看好这样的合约制造商CM，如果它有能力对元件包装的挑战作迅速的反应，特别是当涉及到新的，诸如CSP有关的装配技术实施的时候。 　　为了成功实施一项新的元件包装技术，如芯片规模包装(CSP, chip scale package-芯片级封装)，有必要标识设计边缘条件，特征化工艺性能和实施过程控制机制。目的是认识到变化的挑战和根源。诸如SMT工具设计、锡膏附着、自动元件贴装和回流焊接等工艺是关键特征。这里要谈的是应用于第二类PCMCIA装配的新产品介绍(NPI, New Product Introduction)，该装配在闪存器(flash-momery)应用中使用了CSP技术。 　　测试载体　　设计一个试验载体，用来研究将CSP技术在生产中实施的各种装配和材料处理有关的事宜，和预期顾客的要求。载体的基本结构代表使用CSP的预期产品等级(例如，象FR-4这样的低成本电路板)。由于相对较小的包装附着点或焊盘，平面抛光处理是最适合的。 　　对一个更稳定的装配过程，考虑三种基本的表面处理方法：浸金(Au)、浸白锡*和有机可焊性保护(OSP, organic solderability preservative)**。虽然镀锡电路板用于CSP也有有限的成功之例，但从热空气焊锡均匀(HASL, hot air solder leveling)工艺得到的焊锡厚度的正常差异相对于CSP特征尺寸是非常大的。 　　选择两个印刷电路板(PCB)供应商来制造测试载体。所有附着点都是非阻焊的、或金属的定义的。图一和表一详述了测试载体的结构。使用测试载体的优点是： 表一、CSP测试载体电路板结构 板的描述 菊花链连续性 材料 FR-4，低Tg 阻焊 感光液 尺寸 4 x 6 x 0.062 层数 2 铜重 1 oz 表面处理 5~7μin 浸金/150~200μin 镍；浸白 Tin*, OSP** 它代表一个中性的存在，允许对关键变量的处理，如表面处理、电路层结构和供应商，这样可以研究对一个完整的电气设计不大可能的变量。当寻求特征化板级连接的品质时，菊花链式(daisy-chain)的连续性模式是所希望的，因为测试模型相对不贵，而且已经可用作评估。 一个有少量电镀通孔的双层测试载体是更有成本效益的。事实上，使用中性板设计，许多供应商都会提供测试载体样板，来参与他们认为将产生潜在生产批量生意的资格测试。 由于设计变化和经济宽容度，可以迅速而经济地完成多元设计试验，留下更多的时间作工艺开发。在知识转换成生产工艺期间，成功的机会增加。在这种情况下，得到的知识直接转换成带有CSP的第二类PCMCIA卡的模型、预生产和正式生产。本文描述试验设计(DOE, design of experiment)之一的重点部分。 　　试验方法与结果　　装配工艺开发中的CSP。选择一个μBGA***来开发CSP的装配工艺。计划用于生产的CSP在几何形状上与μBGA相似，但有这些例外：内部芯片到包装的连接、内连器基底材料和两个额外的焊锡球或I/O。表二详述了不同CSP的物理尺寸。CSP被认为是潮湿和静电放电敏感元件，按照工业控制标准来处理2,3。 表二、详细的CSP结构 CSP μBGA 生产CSP 包装尺寸 5.76 x 7.87 mm 6 x 8 mm 球间距 0.75 mm 0.8 mm I/O 46 48 包装厚度 0.66 mm 0.89 mm 球尺寸 0.325 mm 0.3mm 　　测试载体的获得与来料检查。测试载体样品是来自两个具有可比较的PCB制造能力的供应商；接到板后测量尺寸的完整性。除了对关键板的尺寸视觉检查之外，也使用X光荧光(XRF, X-ray fluorescence)机器测量浸金表面处理板的金和阻挡层金属(镍)的厚度。检查表明测试载体的浸金与镍的厚度是所希望的。对于有机可焊性保护(OSP, organic solderability preservative)表面处理，合约供应商几乎没有可能进行来料的覆盖或厚度均匀性的品质控制。这是因为OSP是有机化学物，不能用现在主流的PCB检查工具如XRF来测量。浸白锡(immersion-white-tin)涂层是通过截面法和第三方实验室进行的顺序电气化学减少分析法(SERA, sequential electro-chemical reduction analysis)来测量的。　　焊锡沉淀和模板设计。选择一个DOE方法来决定最佳的焊锡沉淀工艺设定和模板设计。用来优化模板印刷机的设定，如刮刀速度和压力、断开、和断开延时4。第二个DOE是用来解决关键的模板设计特性，如开孔尺寸、形状、模