VHDL实验 双向移位寄存器(完整版).docVIP

学生实验报告 实验课名称：VHDL硬件描述语言 实验项目名称：双向移位寄存器 专业名称：电子科学与技术 班级：电科二班 学号：***** 学生姓名：**** 教师姓名：**** __2010__年_11_月_14_日    六、源代码： library ieee; use ieee.std_logic_1164.all; entity d_reg is port(clk,din,clr,dir:in std_logic; dout:buffer std_logic_vector(7 downto 0)); end entity; architecture wen of d_