CPLD课程设计_RS-232串口通信设计.docVIP

《 CPLD/FPGA 》 课程设计报告 题 目： RS-232串口通信设计 院 （系）： 信息科学与工程学院 专业班级： 通信工程1103 学生姓名： 詹文魁 学 号： 20111181104 指导教师： 2014年06 月 09 日至2014年 6 月 20 日 华中科技大学武昌分校制  RS-232串口通信设计 课程设计任务书 一、设计（调查报告/论文）题目 RS-232串口通信设计 二、设计（调查报告/论文）主要内容 下述设计内容需由学生个人独立完成： 1．理解电路原理图与工作过程； 2．掌握RS-232电气特性； 3．掌握RS-232通信原理及串口通信数据格式，并编程完成串行数据的接收和显示； 4．能正确处理编程与调试过程中所遇到的问题; 三、原始资料 1. 通信与电子系统实验指导书； 2. CPLD/FPGA实验箱。 四、要求的设计（调查/论文）成果 1．程序结构合理，语言简洁，格式规范，注释详细； 2. 掌握RS-232的工作机制与原理； 3. 格式为：1位起始位，8位数据位，1位停止位，无奇偶校验位，波特率设定为300Baud。能与计算机正常通信； 4. 按要求完成课程设计报告，格式符合学校规范标准，字数不少于2000字。 五、进程安排 第 1 天 理论讲解，学生对实验箱进行检测； 第 2-3天 软件编程； 第 3 天 软件调试，故障排查； 第4-5 天 调测，验收，评分。 六、主要参考资料 [1] 陈曦. 通信与电子系统实验指导书,武汉:华中科技大学武昌分校. [2] 谭会生.EDA技术及应用,西安：西安电子科技大学出版社,2010. [3] 潘松，黄继业.EDA技术与VHDL,北京:清华大学出版社,2009. 指导教师（签名）： 20 年 月 日 目 录 1. 课程设计的目的课程设计题目描述和要求课程设计报告内容课题设计方案及基本原理软件设计I：开始通信时，信号线为空闲（逻辑）,当检测到由到的跳变时，开始对“接收 时钟”计数。 II:当计到8个时钟时，对输入信号进行检测，若仍为低电平，则确认这是“起 始位”，而不是干扰信号。 III:接收端检测到起始位后，隔16个接收时钟，对输入信号检测一次，把对应的值 作为D0位数据。若为逻辑1, 作为数据位1；若为逻辑0，作为数据位0。 IV:再隔16个接收时钟，对输入信号检测一次，把对应的值作为D1位数据。….， 直到全部数据位都输入。 V:检测校验位P（如果有的话）。 VI:接收到规定的数据位个数和校验位后,通信接口电路希望收到停止位S(逻辑 1)，若此时未收到逻辑说明出现了错误在状态寄存器中置“帧错误”标志若没 若此时未收到逻辑1，说明出现了错误，在状态寄存器中置“帧错误”标志。若 没有错误，对全部数据位进行奇偶校验，无校验错时，把数据位从移位寄存器 中送数据输入寄存器。若校验错，在状态寄存器中置奇偶错标志。 VII:本幀信息全部接收完把线路上出现的高电平作为空闲位。 VIII:当信号再次变为低时，开始进入下一帧的检测。 3.2软件设计 Quartus顶层设计 如上图所示，整个顶层设计可以分为4个部分，（1）锁相环；作用是将输入的系统时钟信号(系统时钟50MHZ)转换为12MHZ的sysclk时钟，在进入RS232前先进行第一次分频弥补RS232自身分频不足的特点。（2）核心模块RS232;作用是将计算机输入的串行数据转换为并行数据便于给后方的显示模块处理。（3）分频模块；作用是给显示模块提供所需的时钟，由于显示模块的本质是一个个显示，所以为了能同时显示故将输入频率调至1KHz以上让人眼无法一个个识别形成同时显示的效果。（4）显示模块；作用是将输入的并行信号（8位）分成4位一组，即两组进行处理后在试验箱的数码管上显示。 (1-1)模块一分析： 从上图可以看出：1.inclk=50MHz 2.DC=50% 3.Ratio=12/25 ，从而可以得出outclk=50MHz*12/25=24MHz，再通过D触发器2分频后得到12MHz的输出系统时钟来弥补RS232模块分频不足的缺点。 (1-2)模块二分析：