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将语言描述用流程图实现 * library ieee; -- 常用库声明 use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY state_fsm IS PORT( clk, rst : IN std_logic; --时钟和复位 x : IN std_logic; --序列输入 z : OUT std_logic); --检测输出 END ENTITY state_fsm; 实体描述： 例：“111”序列检测器的设计。 clk x rst z * ARCHITECTURE behave OF state_fsm IS TYPE STATE_TYPE IS (s0, s1, s2, s3); --类型定义(枚举类型) SIGNAL state: STATE_TYPE; BEGIN PROCESS (clk, rst) BEGIN IF rst = ‘0 THEN state = s0; ELSIF clkEVENT AND clk = 1 THEN IF state=s0 THEN IF x=‘0’ THEN state=s0; ELSE state=s1; END IF; ELSIF state=s1 THEN IF x=‘0’ THEN state=s0; ELSE state=s2; END IF; ELSIF state=s2 THEN IF x=‘0’ THEN state=s0; ELSE state=s3; END IF; ELSIF state=s3 THEN IF x=‘0’ THEN state=s0; ELSE state=s3; END IF; END IF; END IF; END PROCESS; z=1 when ((state=s2 and x=‘1‘)OR(state=s3 and x=‘1’)) else 0; END ARCHITECTURE behave; * 用IF语句实现 用CASE多分支语句替代IF嵌套！ * 总结：HDL设计的基本方法 用语言描述电路功能 数字电路 * 流程图 HDL模板 1 小结 VHDL描述中出现的语法归纳： 实体： Entity 结构体：Architecture 端口定义： Port( ) 端口模式：In/Out/Inout… 数据类型：Bit、Std_Logic 信号赋值符：= 条件比较符：= 逻辑操作符：AND… IF条件语句：IF……END IF 并行条件语句：WHEN…ELSE 进程语句：Process…End Process 顺序语句：由进程语句引导 并行语句：简单赋值语句 when….else语句 select语句 * 2 小结 VHDL 库：Library语句，包括IEEE库、标准库STD、工作库Work等； 程 序 包：USE语句，如Std_logic_1164程序包、Standard程序包等； 数据类型：Std_logic，定义值中包括‘0’、‘1’、‘Z’和‘X’； 数据对象：信号Signal、变量Variable、常量Constant； 信号属性：信号属性函数EVENT； 时钟检测：上升沿检测Clk’event AND Clk=‘1’； 时序电路：不完整条件语句产生时序电路。 * More important… If we hear, we forget;  if we see, we remember;  if we do, we understand. ??????????????????????????????????????????????????????????? --? Proverb * 《数字电路与系统设计》EDA部分 （1）设计一个2.5分频电路，假设输入时钟频率fin，要求输出频率fout=fin/2.5。 HDL编程练习 * （2）用HDL实现单稳态触发器电路设计。设触发输入信号ui和输出uo波形如图所示，相对时序要求已经在图中标示出来。系统提供一个频率为50MHz的高频时钟，请设计电路实现该输出波形uo。 HDL编程练习 * Thanks ! 由数字电路课程到ED