并行语句 课程教案.pptVIP

3.5 VHDL并发语句（concurrent） 常用的并发描述语句有: 进程（process）语句、 块语句（block）语句、 顺序描述语句的并行版本、 并行过程调用语句、 元件例化语句、 生成语句。 3.5.1 进程(process)语句 进程（process）语句最具VHDL语言特 色。提供了一种用算法描述硬件行为的方法。 特点： 1.进程与进程，或其它并发语句之间的并行性； 2. 进程内部的顺序性； 3. 进程的启动与挂起； 4. 进程与进程，或其它并发语句之间的通信。 PROCESS语句的表达格式如下： [进程标号：]PROCESS[(敏感信号参数表)][IS] [进程说明部分] BEGIN 顺序描述语句 END PROCESS[进程标号]； 敏感信号参数表：进程内要读取的所有敏感信号（包括端口） 的列表，每一个敏感信号的变化，都将启动 进程。 格式：信号名称{，信号名称} 进程说明部分：用于定义该进程所需的局部数据环境。 敏感信号参数表的特点： 1.同步进程的敏感信号参数表中只有时钟信号： 如： process(clk) begin if (clk’event and clk=‘1’) then if reset=‘1’ then date=“00”; else data=in_data; end if; end if; end process; 2. 异步进程敏感信号参数表中除时钟信号外， 还有其它信号。 例： process(clk,reset) begin if reset=‘1’ then date=“00”; elsif (clk’event and clk=‘1’) then date= in_date; end if; end process; 3. 如果有wait语句，则不允许有敏感信号参数 表。 process(a,b,…..) begin --sequential statements end process; process begin --sequential statements wait on(a,b,…..) end process; 例：用进程实现组合逻辑 entity counter is port(clear: in bit; in_cout: in integer range 0 to 9; out_count: out integer range 0 to 9)； end counter; architecture rt1 of counter is begin process(in_count,clear) begin if (clear=‘1’ or in_count=9) then out_count=0; else out_count=in_count+1; end if; end process; end rt1; 用进程实现时序逻辑： entity counter is p