8位数码显示频率计设计.docVIP

FPGA实验 实验三 实验目的： 设计8位频率计，学习较复杂的数字系统的设计方法。 实验原理及内容： 根据频率的定义和频率测量的基本原理。 测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许 的信号；1秒计数结束后，计数值被锁入锁存器，计数器清零，为下 一测频计数周期作好准备。 实验步骤： 1.设计生成1秒时钟信号-- CLK 2.设计测频控制信号发生器-- FTCTRL; 3.设计1秒计数值锁存器 -- REG32B; 4.设计32位二进制计数器-- COUNTER32B 5.设计十六进制7段译码器-- Decoder 6.设计生成1KHz或10KHz待测信号-- Fin 7.完成频率计设计、仿真和硬件实现。 实验内容： module pinlu(clock,z0,z1,z2,z3,z4,z5,z6,z7); input clock; output[6:0] z0; output[6:0] z1; output[6:0] z2; output[6:0] z3; output[6:0] z4; output[6:0] z5; output[6:0] z6; output[6:0] z7; reg clk; reg