第3章 Verilog HDL常用建模方法.pptxVIP

Verilog硬件描述语言Verilog HDL;;第二步：列真值表。;第三步：列输出方程 y=a’bc + ab’c + abc’ + abc 第四步：化简方程。 化简后的方程为：y=ab+bc+ac。;第五步：根据化简后的方程画电路图。 ;不同步骤的建模方法： 第一步：行为建模;第二步：行为建模;第三步：数据流建模;第四步：简化的数据流建模;第五步：结构化门级建模;第六步，仿真;#20; a=0;b=1;c=0; #100; a=0;b=1;c=1; #20; a=1;b=0;c=0; #20; a=1;b=0;c=1; #20; a=1;b=1;c=0; #20; a=1;b=1;c=1; end endmodule ;;3.2.1 门级建模;多输入门;举例：与门;举例：与非门;举例：或门;举例：或非门;举例：异或门;举例：同或门;多输出门;举例：缓冲器;举例：非门;三态门;举例：;综合举例：利用双输入nand门，建立双输入and门;综合举例：利用双输入nand门，建立双输入or门;综合举例：利用双输入nand门，建立not门;综合举例：利用双输入nand门，建立双输入xor门;3.2.2 用户自定义原语;UDP的语法定义;组合逻辑UDP：全加器;门级建模的特点;;数据流建模举例：全加器;表达式;操作数