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--控制模块,eepmudoe
----------控制模块，keep mudoe
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity keep is
port( alarm,b,clk,reset,jeep : in std_logic;
key: in std_logic_vector(2 downto 0);
ns,ew : out std_logic_vector(2 downto 0);--两个方向的红、黄、绿。
c : out std_logic_vector(1 downto 0);-- 状态输出端00，01，10，11
nsh,nsl,ewh,ewl: out std_logic_vector(3 downto 0);
en :out std_logic );--;
end keep;
architecture keep_arc of keep is
type state_type is (s0,s1,s2,s3,s4);
type mode_type is (m1,m2,m3,m4);
signal current_state:state_type;
signal new_state:state_type;
signal mode : mode_type;
signal nsh_c,nsl_c,ewh_c,ewl_c: std_logic_vector(3 downto 0);
begin
newstate_logic:
process(current_state,b,alarm,reset,clk, mode)
variable m:integer range 0 to 3;
begin
-----------------------------------------------------------------------------------------------------------------------------------
if(clkevent and clk =1) then
current_state =new_state;
if(key=100) then en=0;
case mode is
when m1 = mode = m2;ewl=ewl_c;
when m2 = mode = m3;ewh=ewh_c;
when m3 = mode = m4;nsl=nsl_c;
when m4 = mode = m1;nsh=nsh_c;
when others=null;
end case;
-------------------------------------------------------
elsif(key=010) then en=0;
case mode is
when m1 = --en=0;
if(ewl_c=1001) then ewl_c=0000;
else ewl_c=ewl_c+1;
end if;
when m2 =-- en=0;
if(ewh_c=1001) then ewh_c=0000;
else ewh_c=ewh_c+1;
end if;
when m3 = --en=0;
if(nsl_c=1001) then nsl_c=0000;
else nsl_c=nsl_c+1;
end if;
when m4 = --en=0;
if(nsh_c=1001) then nsh_c=0000;
else nsh_c=nsh_c+1;
end if;
when others=null;
end case;
----------------------------------
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