[最新]用状态机完成的eda多功效数字钟课程设计vhdl代码.docVIP

设计并实现具有一定功能的数字钟1、该数字钟可以实现3个功能：计时功能、整点报时功能和重置时间功能，因此有3个功能：计时、重置时间、复位。2、对所有设计的小系统能够正确分析；3、基于VHDL语言描述系统的功能；4、在qurtus 2环境中编译通过；5、仿真通过并得到正确的波形；6、给出相应的设计报告。其中计时模块有4部分构成：秒计时器（second）、分计时器(minute)、时计时器(hour)、日计时器(dte)、月计时器（mouth）、年计时器（yer） 1） 秒计时器（second）是由一个60进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，秒计时器清0；set 为置数信号，当set为0时，秒计时器置数，置s1的值。clk为驱动秒计时器的时钟，sec为秒计时器的输出，ensec为秒计时器的进位信号，作为下一级的时钟输入信号。 2）分计时器（minute）是由一个60进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，分计时器清0；set 为置数信号，当set为0时，分计时器置数，置m1的值。 clkm为驱动分计时器工作的时钟，与ensec相连接；min为分计时器的输出；enmin为分计时器的进位信号，作为下一级的时钟输入信号。3）时计时器（hour）是由一个24进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，时计时器清0；set 为置数信号，当set为0时，时计时器置数，置h1的值。 clkh为驱动时计时器工作的时钟，与enmin相连接；hour为时计时器的输出；enhour为时计时器的进位信号，作为下一级的时钟输入信号。 4）日计时器（ dte1）是由一个60进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，星期计时器清0；set 为置数信号，当set为0时，星期计时器置数，置d1的值。 clkd为驱动星期计时器工作的时钟，与enhour相连接；dte为日计时器的输出，endte为分计时器的进位信号，作为下一级的时钟输入信号，由于月份的天数存在天数不同，闰年2月的天数为28天等情况，还设计了一个润年判别器，准确显示时间。5）月计时器（mouth）是由一个60进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，星期计时器清0；set 为置数信号，当set为0时，星期计时器置数，置mou1的值，clkmou为驱动星期计时器工作的时钟，与endy相连接；mou为日计时器的输出，enmou为分计时器的进位信号，作为下一级的时钟输入信号。6）计时器（yer）是由一个60进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，星期计时器清0；set 为置数信号，当set为0时，星期计时器置数，置y1的值，clky为驱动星期计时器工作的时钟，与enmou相连接；yer为日计时器的输出。VHDL程序1、屏幕切换模块运用状态机进行屏幕切换，分别显示年月日，以及时分秒librry IEEE;use IEEE.STD_LOGIC_1164.LL;use IEEE.STD_LOGIC_RITH.LL;use IEEE.STD_LOGIC_UNSIGNED.LL;-- Uncomment the ollowing lines to use the declrtions tht re-- provided or instntiting Xilinx primitive components.--librry UNISIM;--use UNISIM.VComponents.ll;entity mux3 is Port ( clk,Reset,sel : in std_logic; int1,int2,int3,int4,int5,int6,int7,int8,int9,int10,int11,int12:IN STD_LOGIC_VECTOR(3 DOWNTO 0);-- rst must 1,2,3,4,5,6: out std_logic_vector(3 downto 0));end mux3;rchitecture Behviorl o mux3 is TYPE sttes IS (st0, st1, st2, st3, st4, st5, st6, st7); SIGNL STX: sttes ; begin COM1 : PROCESS(STX,int1,int2,int