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流水灯VHDL
--/*****************************************************************************
-- * 文件: counter.vhd
-- * 模块: 计数器
-- * 版本： version 1.0
-- *
-- * 功能说明:
-- * 对输入时钟按照参数指定的最大值进行计数，并输出计数值
-- *
-- * 端口说明:
-- * 输出
-- * o - 每个输入时钟到来后加1，达到计数器模值UNIT-1后恢复为0
-- *
-- * 输入
-- * i - 待计数的输入脉冲
-- * clk - 时钟
-- * rst - 复位信号，低电平有效
-- *
-- * 双向
-- * 无
-- *
-- * 参数说明:
-- * UNIT - 计数器输出的最大值+1
-- * COUNTER_WIDTH - UNIT值位宽
-- *
-- * 变更记录:
-- * 2011/8/20. 新建
-- *
-- *****************************************************************************/
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity counter is
generic
(
UNIT : integer := 16; --计数器模值
COUNTER_WIDTH : integer := 4 --计数器位宽
);
port
(
o : out std_logic_vector(COUNTER_WIDTH-1 downto 0);
i : in std_logic;
clk : in std_logic;
rst : in std_logic
);
end counter;
architecture counter_architecture of counter is
signal counter : std_logic_vector(COUNTER_WIDTH-1 downto 0);
signal din_1 : std_logic;
signal i_posedge : std_logic;
begin
o = counter;
process(clk, rst)
begin
if (rst = 0) then
din_1 = 1;
elsif(clkevent and clk = 0) then
i_posedge = (not din_1) and i;
din_1 = i;
end if;--clkevent
end process;
process(clk, rst)
begin
if (rst = 0) then
counter = (others=0);
elsif(clkevent and clk = 1) then
if (i_posedge = 1) then
if (counter = UNIT-1) then
counter = (others=0);
else
counter = counter+1;
end if;
end if;
end if;
end process;
end counter_architecture;
--/*****************************************************************************
-- * 文件: led_drv.vhd
-- * 模块: led驱动
-- *
-- * 功能说明:
-- * 将输入的4位二进制数转为8位可驱动led的二进制位。
-- * 端口说明:
-- * 输出参数
-- * led - 8位可驱动led的二进制位
-- *
-- * 输入参数
-- * data - 4位二进制数
-- *
-- * 双向
-- * 无
-- *
-
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