多片大规模FPGAASIC原型验证平台快速设计方法.docVIP

多片大规模FPGAASIC原型验证平台快速设计方法 　　摘要: 近年来,ASIC设计规模的增大,在带来实现高性能芯片系统可能性的同时,也带来了前所未有的芯片验证问题。一片容量最大的FPGA通常已不足以容下百万、千万门级的逻辑设计,将整个设计分割到多片FPGA中,FPGA之间通过AHB、APB、AXI及PLB等高速总线互联,成了大规模ASIC或系统级芯片(SoC)验证的唯一选择。 　　多片大规模FPGA的ASIC原型验证平台的复杂度与规模迅速增加,在最短的时间内完成一次性成功的平台设计任务,这对系统工程师的设计方法提出了严峻的挑战。传统的设计方法几乎不可能满足苛刻的设计周期的要求。鉴于此,本文提出了一种新的多FPGA的ASIC原型验证平台的快速设计方法-采用Allegro FPGA System Planner (FSP)工具以及自主开发的宏脚本,该方法在管脚分配、页端口互联以及层次化设计的顶层处理等方面都能自动实现,与传统方法比,只需要约1/4的原理图设计时间,自动化程度高,不易出错。 　　关键词:多FPGA;FSP、协议;ASIC;原型;SoC;验证;平台 　　 　　1引言 　　 随着ASIC 设计越来越庞大、越来越复杂,单片FPGA已不能满足设计验证要求,多片FPGA验证应运而生。RTL逻辑的分割、多片FPGA间的互联拓扑结构、FPGA的IO分配、外部时钟树(Cl