第三章 版图的设计.ppt

第三章 版图设计 光刻工艺 CMOS集成电路工艺 P阱CMOS N型硅晶片(圆片) N阱CMOS P型硅晶片 CMOS集成电路工艺 双阱CMOS N阱CMOS工艺 晶片（Wafer）直径100~300mm 厚度：0.4~0.7mm P型硅晶片 N阱CMOS工艺流程 N阱CMOS工艺流程 P型硅晶片 一个芯片 第一步：N阱生成 1、氧化 2、光刻一：N阱光刻 3、N阱掺杂 第二步：有源区的确定和场氧氧化 1、淀积氮化硅层：生成N阱后，首先去除掉硅表面的氧化层。然后重新生长一层薄氧化层，并淀积一层薄氮化硅 2、光刻二：场氧光刻，又称为有源区光刻。 3、氧化层生长 第三步：生长栅氧化层和生成多晶硅栅电极 1、生长栅氧化层：去除掉有源区上的氮化硅层及薄氧化层以后，生长一层作为栅氧化层的高质量薄氧化层 2、在栅氧化层上再淀积一层作为栅电极材料的多晶硅 3、光刻三：光刻多晶硅 第四步：形成P沟道MOS晶体管 1、光刻四：P沟道MOS晶体管源漏光刻 2、P沟道源漏区掺杂 第五步：形成N沟道MOS晶体管 1、光刻五：N沟道MOS晶体管源漏光刻 2、N沟道源漏区掺杂 第六步：光刻引线接触孔 1、氧化：源漏掺杂后，去除掉表面的光刻胶和薄氧化层，重新生长一层厚氧化层。由于硅栅的保护作用，其下方的栅氧化层还保留，不会被腐蚀掉，起栅介质作用 2、光刻六：引线孔光刻。 第七步：光刻金属互连线 1、采用蒸发或者溅射工艺在晶片表面淀积金属化层 2、光刻七：互连线光刻。按照电路连接要求，生成互连线，完成管芯的制作。 第八步：光刻钝化孔 与通常集成电路一样，为了保护管芯表面，提高使用可靠性，生成管芯后，在表面再淀积一层保护层，又称为钝化层 第九步：后工序加工 以上对应教科书的3.1节 版图设计师 通晓基础电学概念、工艺限制及特性 对版图规则拥有良好的相像和直觉的能力 能够学习和使用各种各样的CAD工具 绘制反相器版图 画N阱 画扩散区 画多晶硅 画接触孔contact 画金属1 通孔via 金属2 版图软件 Cadence Laker L-edit cadence EDA软件分类 Cadence 概述 Cadence 概述 全球最大的 EDA 公司 提供系统级至版图级的全线解决方案 系统庞杂，工具众多，不易入手 除综合外，在系统设计，在前端设计输入和仿真，自动布局布线，版图设计和验证等领域居行业领先地位 具有广泛的应用支持 电子设计工程师必须掌握的工具之一 Cadence 概述 System-Level Design Function Verification Emulation and Acceleration Synthesis/Place-and-Route Analog,RF,and Mixed-Signal Design Physical Verification and Analysis IC Packaging PCB Design 面临的问题 软件 cadence 学习现在所需要的 版图设计工具 Virtuoso Layout Editor 版图验证工具 Diva 版图 版图的尺寸与电路参数的对应 电路设计 电路参数？电路仿真 cadence 电路设计工具 Composer 工艺 ….. 设计思路 晶体管级电路设计 版图设计 版图验证 晶体管级电路设计 建议用orcad（spice）（PC版） 与cadence软件较相似 3.2 绘图层 版图设计师所需绘制版图的分层数目已经减小到制版工艺所要求的最小数目，这种最小数目的层称为绘图层。 绘图层数目的最小化，降低了CAD软件的计算需求，减小了人为错误并简化了分层管理。 生成光学掩模的掩模层或者分层的形状有时会和绘图层不同。 3.2 绘图层 掩模层的层数可能比绘图层多很多。附加的掩模层是从绘图层中自动生成的。 为了适应制造工艺的变化，掩模层的尺寸可能会根据绘图层做一定的调整。这个调整会由制版工艺自动完成。 所提到的“层”，都是指绘图层。 3.3 晶体管版图简介 版图 学会画版图 认版图 NMOS PMOS 画版图，认版图 P32 P28，P26 3.7.2 棒形图 3.7.2 棒形图 P43 3.7.3 层次化设计 上述例子就是层次化设计的一个例题 层次化设计是指这样一种设计，它使用其他组元作为自身结构的一部分。 其他组元的尺寸 提出问题 W=200um，L=1um的MOS 某电路中需要一个宽为200um，长为1um的MOS管。 Source-drain sharing, device splitting and parasitic reduc