2010年国家重大专项申报指南(核高基).doc

附件2 国家科技重大专项 核心电子器件、高端通用芯片及基础软件产品 2010年课题申报指南 一、高端通用芯片方向 课题1 安全适用计算机CPU关键技术研究 研究目标 围绕国产CPU的技术发展需求，针对国内先进集成电路制造工艺，开展CPU新型架构、CPU实现技术和应用技术的研究。 考核指标 技术指标 1.1新型架构研究（要求完成验证系统设计） 1.1.1单核或同构/异构多核CPU架构，综合功能/性能达到国际同类产品水平； 1.1.2动态功耗管理和设计优化，功耗小于3W； 1.1.3基于新型架构的编译工具链技术研究（与基础软件方向互动）。 1.2实现技术研究 1.2.1高速PHY设计技术研究(要求完成流片验证)：DDR2/3、SATA2.0，符合相关的技术标准； 1.2.2片上存储器全定制设计技术研究（要求完成流片验证）： A）多端口寄存器堆容量不小于64字×64位，4读4写，访问时间小于0.5ns； B）SRAM容量不小于1024位×64位，访问时间小于0.5ns。 1.2.3高性能图形加速器设计（要求完成FPGA验证）：支持3D、高清功能； 1.2.4利用国内先进集成电路代工厂开发CPU专用工艺技术的可行性研究。 应用技术研究 2.1基于国产CPU的桌面计算机、笔记本电脑/上网本方案设计； 2.2安全保密电脑方案设计。 研发周期 2010-2011年。 其他要求 课题安排：支持1-2家；课题资金资助方式：前补助； 牵头申报单位应具备组织国内优势单位共同完成的能力，并在申报书中提交完整的组织实施方案； 课题任务成果必须能够集成为整体解决方案。 资金比例要求 本课题的资金比例总体要求中央财政:地方财政:申报单位自筹为1:0.4:0.6。 课题2 高性能嵌入式CPU关键技术研究 研究目标 围绕国产嵌入式CPU的发展需求，针对先进集成电路制造工艺，开展嵌入式CPU架构关键技术研究、存储器设计关键技术研究、低功耗设计优化技术及专用工具研发和SoC应用示范研究。 考核指标 技术指标 1.1嵌入式CPU架构关键技术研究（要求完成架构设计） 1.1.1 32/64位指令集（无知识产权风险），支持DSP扩展指令子集和JAVA硬件加速功能；指令集模拟器支持程序调试； 1.1.2单核或同构/异构多核架构； 1.1.3性能不低于1.5DMIPS/MHz，工作主频高于750MHz； 1.1.4功耗不高于0.4mW/MHz； 1.1.5多层次动态功耗管理技术； 1.1.6实时硬件调试功能； 1.1.7性能监视和评测功能； 1.1.8至少申请10项发明专利。 1.2嵌入式CPU存储器设计关键技术研究 1.2.1高性能、低功耗、多端口寄存器堆设计技术研究（要求完成流片验证）：不小于32字×32位，4读2写，访问时间小于0.8ns； 1.2.2 SRAM（要求完成流片验证）：深度16-8192字、宽度2-128位可配置；主要指标不低于同一工艺下相同配置的SRAM典型性能； 1.2.3符合业界标准的完整SRAM/RF设计文件； 1.2.4至少3项发明专利。 1.3嵌入式CPU低功耗设计优化技术及专用工具研发 1.3.1内部时钟树综合和优化技术及专用工具：功耗指标优于主流EDA工具10%以上； 1.3.2提供符合工业界标准的设计文件，实现与业界标准流程的集成/结合。 1.3.3嵌入式CPU编译及集成开发调试环境研发（与基础软件方向互动） 应用指标 2.1无线传感网络中的国产嵌入式CPU应用示范； 2.2闪联协议处理器中的国产嵌入式CPU应用示范。 研发周期 2010-2011年。 其他要求 课题安排：支持1-2家；课题资金资助方式：前补助 牵头申报单位应具备组织国内优势单位共同完成的能力，并在申报书中提交完整的组织实施方案； 课题任务成果必须能够集成为整体解决方案。 资金比例要求 本课题的资金比例总体要求中央财政:地方财政:申报单位自筹为1:0.25:0.45。 课题3 面向安全适用计算机的高性能低功耗动态随机存储器产品研发 研究目标 研发高性能、低功耗DRAM芯片和高速存储接口控制器，形成自主开发的大容量内存芯片、接口控制器和DIMM模组产品，满足国产CPU对主存提出的高速、低功耗需求，与国产CPU一起形成安全适用计算机整体解决方案。 考核指标 技术指标 1.1采用先进的DRAM工艺； 1.2单芯片容量达到1Gbit以上； 1.3数据速率达到800Mbps； 1.4存储器控制器支持国际JEDEC-DDR2 400-800Mbps接口标准； 1.5满足国产CPU可配置、低功耗及高速数据访问等增强模式的要求； 1.6 DIMM整体功耗比目前商用产品典型值低10%以上。 应用指标 存储器芯片累计形成400万片以上的规模应用。 研发周期 2010-2011年。